L
layout2netlist
Guest
Zdravím všechny,
Mám několik otázek, na back-end části vlastních buněk (kombinační logika boolean) design:
- První Bylo mi řečeno, že je možné, aby se elektrické ověření vlastních buněk design ze souboru rozložení GDS.Jaké další informace budu potřebovat k propojení rozvržení geometrie informace o aktuální buňce netlist?
- Také jsem slyšel o komentovaný formátu GDS.Mohl byste mi místo na další informace (ať už je to proprietární jako nástroj EDA nebo veřejných info)?Je to proprietární jazyk nebo standardním formátu?Velice vám děkuji za váš čas, FYI můj konečný cíl je uznat "automaticky" tranzistor vlastnosti a jejich spojení s layout GDS, ale nevím, moc o back-end specifické formáty / datových toků.
Mám několik otázek, na back-end části vlastních buněk (kombinační logika boolean) design:
- První Bylo mi řečeno, že je možné, aby se elektrické ověření vlastních buněk design ze souboru rozložení GDS.Jaké další informace budu potřebovat k propojení rozvržení geometrie informace o aktuální buňce netlist?
- Také jsem slyšel o komentovaný formátu GDS.Mohl byste mi místo na další informace (ať už je to proprietární jako nástroj EDA nebo veřejných info)?Je to proprietární jazyk nebo standardním formátu?Velice vám děkuji za váš čas, FYI můj konečný cíl je uznat "automaticky" tranzistor vlastnosti a jejich spojení s layout GDS, ale nevím, moc o back-end specifické formáty / datových toků.