UART design v Verilog kódu-no výstup zobrazen v hyper Termín

[jasonkee111]

Dobrý den.Mám jednu design, který je napsán v UART Verilog kódu.Simulace je úspěšně provedena.Nicméně, když jsem program mého návrhu, aby DE2 rady a připojte jej k PC pomocí RS232, není výstup zobrazen v Hyper Terminal.Chtěl bych požádat o laskavost, který mi pomohl se podívat na mé kódování ověřit, že jestli můj design má nějaký problém.Vaše úsilí by se moc líbí.díky