H
harsh_electro
Guest
Hi Friends,
Jsem se snažil dosáhnout času simulace pro kulaté RC5 klíče generace.
Mám 128 bitů dlouhý klíč, který šifruje uživatelská data z paměti RAM, která je 26 místo a každé místo, 32 bitů široká.
Mám 2 regeisters a_reg a b_reg a existuje celkem 78 kolo pro rozšíření klíče.
algoritmus je takhle
Pokud clr = 0
zatížení RAM s předdefinovanou hexadecimální číslo, zvané Pw a Qw
když Zadejte zatížení = 1 uživatel klíče (128 bitů) ve 4 registry (L_arry)
Klíčové je v tomto stavu.
od Zadejte stavu regulátor přejde do stavu, v expanzi KEY nextcycle.
Tady je klíč generaed po 26 * 3 kola šifrování kol.
Na konci kola key_expansion načtení dat v ROM a řadič jede v Key stavu _Rdy a odtud jde do klidového stavu.
Já jsem udělal s funkční simulaci, ale v průběhu času simulace trasy a placmenent mapování v rámci Xilinx Mppaing selže
Chyba 18: design je příliš velký pro přístroj a vybraného balíčku.
Teď pomocí student verzi Xilinx a nemá FPGA, který může podporovat více než 656 IOBS.
Moje IOB počet přesahuje příliš mnoho.
Existuje nějaký způsob, jak tento kód optimalizovat? A dostat tuto chybu opravit?
Byl jsem upřímně pracují na to. Budu appriciate vaši pomoc.
Thanks & Regards
Krutý
Jsem se snažil dosáhnout času simulace pro kulaté RC5 klíče generace.
Mám 128 bitů dlouhý klíč, který šifruje uživatelská data z paměti RAM, která je 26 místo a každé místo, 32 bitů široká.
Mám 2 regeisters a_reg a b_reg a existuje celkem 78 kolo pro rozšíření klíče.
algoritmus je takhle
Pokud clr = 0
zatížení RAM s předdefinovanou hexadecimální číslo, zvané Pw a Qw
když Zadejte zatížení = 1 uživatel klíče (128 bitů) ve 4 registry (L_arry)
Klíčové je v tomto stavu.
od Zadejte stavu regulátor přejde do stavu, v expanzi KEY nextcycle.
Tady je klíč generaed po 26 * 3 kola šifrování kol.
Na konci kola key_expansion načtení dat v ROM a řadič jede v Key stavu _Rdy a odtud jde do klidového stavu.
Já jsem udělal s funkční simulaci, ale v průběhu času simulace trasy a placmenent mapování v rámci Xilinx Mppaing selže
Chyba 18: design je příliš velký pro přístroj a vybraného balíčku.
Teď pomocí student verzi Xilinx a nemá FPGA, který může podporovat více než 656 IOBS.
Moje IOB počet přesahuje příliš mnoho.
Existuje nějaký způsob, jak tento kód optimalizovat? A dostat tuto chybu opravit?
Byl jsem upřímně pracují na to. Budu appriciate vaši pomoc.
Thanks & Regards
Krutý