Urgentní! [Frekvenční dělič]

[jianhuachews]

Dobrý den může někdo poskytnout mi VHDL kódy pro dělení na 50 obvodů frekvenční dělič pomocí žabky? Díky adv.

 

[sv1437]

Věděli jste Google kód? Najdete kód pro on-line frekvenční dělič.

 

[vipinlal]

Zde je kód: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL kódu tipy a triky: Hodiny frekvenčního měniče VHDL [/url]

 

[jimmy_tag]

Zde je kód: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL kódu tipy a triky: Hodiny měniče frekvence ve VHDL [/url]

Wats se mr. podvodník ... @ Jianhuachews: Tady je kód (syntetizovatelné): [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] Vše o VHDL kódy, PCB Design a AVR: VHDL Kód pro hodiny Dělič [/url]

 

[permute]

@ Jimmy_tag, nejsem si jistý, že jste viděli oba odkazované stránky. kód mezi těmito dvěma je různý. Zkuste například obě verze se dělí hodnota nastavena na 2. Nechovají stejně, s vaší verzí výstupu 110110110110, a ostatní generátorová 101010101010. Vaše verze mohou odvodit další logiku, jak budete používat méně než srovnání, místo toho, porovnání =. obě verze používají další 1 bit ve navíc s Vipin je potenciálně odvozovat 32b navíc ve všech případech.

 if (cnt = 1) pak CNT

 

[jianhuachews]

Ahoj kluci by mi někdo říct, jaký je rozdíl mezi použitím ieee.std_logic_arith.all a použití ieee.numeric_std.all;? I ... Co to znamená, když "if (Counter <divide/2-1), pak" Pokračovat z kódu .. Nechápu, proč bych měl udělat pro dělení frekvence 50 děličem ..

 if (rising_edge (ČLK)) pak if (Counter <divide/2-1), pak proti

 

[jianhuachews]

program

 knihovně IEEE, použití IEEE.std_logic_1164.all, použití IEEE.numeric_std.all, osoba lab3C je port (CLK, nreset: v std_logic, output_clk: z std_logic, divide_value: v integer), konec, architektura Chování lab3C je signál pult, předěl: integer: = 0; začínají dělit