D
delay
Guest
Ahoj, Pokud jsem navrhl několik architektur, tj. (stejnou funkci s více styly) v rámci účetní jednotky, jak se Xilinx ISE 6 vyzvednout architektury ve výkresu? Dokumentace říká, že by si měli vybrat poslední sestaven jeden. Nicméně, jak mohu vědět, který z nich je sestaven poslední? Dále, pokud mohu použít "nastavení" prohlášení ve VHDL, které má platnost nástroj vybrat architektura chci, to ještě vybere ten, že chce. Chápu, mnoho syntezátorů nepodporují konfigurace. Ale XST dělá. Delay (zpoždění od technologie)