Vícenásobná hodinek v zkušební stolici [Xilinx ISE]

N

neocool

Guest
Vytvořil jsem zkušební stolici pomocí Xilinx ISE software s několika hodin, a já si uvědomil, že je potřeba změnit závislost signálu na různých hodinami.1.Jak byste to udělat, aniž by od nuly (tb wizzard)?

2.Při vytváření testbench s několika hodin, ISE žádá zadat závislosti signálů na příslušné hodiny.Jaký je účel?Není to dost používat jen jeden systém hodiny?Předpokládám, že vše potřebné pro simulaci by již bylo uvedeno v testovaných VHDL kódu.

Například, pokud vaše hodiny 40MHz a bit hodiny jen 20MHz.Tam
si CLK, data_in, data_out, trigger_out, bit_clk_in, bit_clk_out.Signály, které by si v závislosti na které Hodiny (CLK a bit_clk_in) za předpokladu, že data_out a bit_clk_out jsou zpožděné o několik hodin (závisí na typu data_in)?

Pozdravy

 

Welcome to EDABoard.com

Sponsor

Back
Top