výchozí závazné problém gate-úrovni simulace

G

guiliu

Guest
Dostal jsem kompilaci varovnou zprávu od Modelsim: "Žádná výchozí závazná pro část 'xxxxx'." (Č. osobu s názvem 'xxxxx' byl nalezen.) "Od brány-úrovni simulace.

"Xxxxx" stojí v bráně jméno.Gate-úrovni netlist je generována z Design_analyzer.

Použil jsem stejný testbench jak je použit v simulaci RTL.

Jak tento problém vyřešit?

Many thanks!

 
musíte zahrnout své simulační knihovny v bráně netlist

 
U musí obsahovat ur Verilog (nebo VHDL), soubor knihovny, která popisuje standardní funkce buněk a načasování do ur simulačního prostředí.

Pozdravy,
dcreddy

 
Děkuji vám všem!

Snažil jsem se zahrnout do své knihovny GTECH netlish GTECH pro vrata-úrovně simulace (nemám jinou technologii k dispozici v knihovnách Modelsim) a varování jsou pryč.

Ale pro velké vzory, tato metoda se zdá být únavné.

said.

Tak bych chtěl, aby se pokusili zahrnout knihovnu do simulačního prostředí (ModelSim), stejně jako dcreddy
řekl.Ale já mám 2 otázky:

1.Jak importovat knihovnu UMC Modelsim?
2.v případě, že knihovna se dováží, jak mohu nastavit tak, aby simulace prostředí?

Díky moc!

 
Nazdar
Li ur pomocí VHDL nebo Verilog existuje techfile. V či. Vhd (v 90 nm CMOS u mít corelib.v).právě u této kompilaci s ur netlist zdrojového kódu a simulovat.

na zdraví
srinivas

 
nazdar,
první, modlesim je velmi pomalá pro sim brány úrovni, takže pokud je to možné, můžete zkusit vcs / ncsim.jsou rychlejší než ModelSim.
druhý, z příkazové řádky pro kompilaci library.v, je to snadné

 
Thank u for ur reply všechny!

Co mohu dělat, pokud je knihovna v db formátu?

 
U by měla obsahovat vaše simulační model std buňku uesed.

 

Welcome to EDABoard.com

Sponsor

Back
Top