Výstup v reálném port počáteční hodnoty

[Khaled Ibrahim]

Jsem simulující mixed-signal design včetně koření / VHDL modely využívající Advance MS a pokud vím, se inicializace reálných signálů jsou uvedeny hodnoty, pokud existuje, jinak to bude mít první hodnota skutečného rozsahu, který je (-1.0e38).

What I'm čelí, je, že jsem uvedení kontrolu (prosadit prohlášení) pro vstupní port připojen k výstupu, že skutečný port, takže to bude generovat chybovou zprávu, pokud hodnota (-1.0e38) a bez ohledu na to, co jsem ' m uvedení jako počáteční hodnotu, simulátor generuje tuto chybu!

Žádné vysvětlení?

 

[Harmasha]

Nazdar,
Líbilo se vám zkontrolovat připojení k přístavu.Protože když jsem Verilog jsem se dostat výchozí reálné hodnoty vždy přečíst port.Zkontrolujte, zda je váš první vstupní port je čtení inicializuje hodnotu.Hope this works.Jakýmkoli způsobem, když se provádí děláte po své nálezy.

 

[Khaled Ibrahim]

A jak jsem mohl vědět, že vstupní port je s počáteční hodnoty?Když jsem se používat struktury a objekty wnidows vidět, co je počáteční hodnota všech singals, zjistil jsem, že je dobře inicializovat uvnitř každého modelu, ale nikoli na nejvyšší úrovni!Mám na mysli počáteční stav signálu se liší v rámci modelu z mimo ni (na nejvyšší úrovni obvodu)!

 

[Harmasha]

Nazdar,
Pak by měl být problém s rozsahem předmětu.
Zkuste s nimi v Horní a přístup k nim pomocí přímého přístupu nebo tečka metody a křížová kontrola je.
Totéž se stalo s mým modulem, když jsem to ini Verilog.Tak by to mělo spravit.