většinou používají ověření jazyk v průmyslu?

A

abhineet22

Guest
Řekněte mi prosím, jaký jazyk se používá
1.vera
2.systemc
3.systemverilog
4.tcl/tk
nebo něco jiného

 
Nemyslím si, že SystemC a systém Verilog, jsou velmi populární v průmyslu právě teď.Oni potřebují nějaký čas mají být přijaty.

 
Myslím, že SYSTEMVERILOG přichází s výkonnými funkcemi AF všechny ostatní HDL a HDV jazyky nedostatek, je to jedna z nejčastěji používaných jeden,
SystemC a Věra má také velmi důležitou roli při ověřování

ale u které chyběl jeden jazyk E-jazyk své také jedním z nejčastěji používaných jednoho z ověření jazykových

 
Presntly většina ověření enviroenmetns jsou postaveny v Verilog, C, vera a E, E v současné době má více využití thatn vera, ale stále lidé používají Verilog a C jako součást tyheir ověření, ale do budoucna se zdá být více než towrds Systemverilog SystemC

 
Jo, "au_sun" má pravdu, SystemVerilog stala nejvyspělejší ověření
nářadí v dnešní době, VIA které používáte.Ale nástroje se zdá drahé.Jeho je tak mocná
a jsou vhodnější než E a Vera.SystemVerilog je trend.

 
v roce 2005 Synopsys semiar, že mají nový ověřovací methodolgy, že použití některé jazykové zapojeni od vera

 
Většina ověřování prostředí používané v okolí jsou Verilog C. Firmy tráví spoustu času a úsilí v rozvojových ověřování metodik a nechtějí, aby tranzit k ničemu, pokud opravdu nepotřebujete.
Jediný způsob, jak jít na 'nové' omezení-namátkového ověřovacího filozofie je si uvědomit, že dobrý, starý režie testy metoda již nepracuje.Ale společnosti má hodně používané inženýrů k režii testy (které tráví většinu času v udržovacích velkého množství namířených testů a generování 'velký' regrese zprávy) a mnoho manažerů, které nechtějí riskovat.
Také, ověřování není oblastí nezávislá od zbytku čipu rozvoje - je SW / HW dělení (v průměru, tam je několik procesory na každém ASIC dnes), SW / HW codesign / coverification.SystemC má velkou výhodu, že je přirozené, že SW / codesign HW / coverification, ale má také velký misadvantages (přes Vera a e), že funkční pokrytí nástroj podpory neexistuje.
Ve společnosti pracuji s (velký), jsme za použití SystemC / Verilog cosimulation, na posledním projektu (předtím to bylo Verilog / C).Přesto jsme za použití směřuje test metodiky s některými zakázku funkční pokrytí (pro typ aplikace pracuje se na, je vhodné).

Vypadá to se mi, že SystemC / SystemVerilog cosimulation bude ověřování prostředí budoucnosti.Podmnožina Vera je stejně v SystemVerilog a je jasné, že Synopsys je forsing druhý.Není jasné, ještě, co Cadence plán, co dělat s jejich acquizition Vericity - oni jsou hlavní silou SystemC.Nikdo to nebude používat 3 jazyky (Verilog e SystemC) pro celý design / procesu ověřování, takže kdo ví, co jsou jejich plány.

 
maxsnail napsal:

v roce 2005 Synopsys semiar, že mají nový ověřovací methodolgy, že použití některé jazykové zapojeni od vera
 
I použití Verilog většinou.Není to důležité, abyste použití druhu ověření jazyk, myslím, že se vám líbí, že ověření jazyka.

 
SystemVerilog kombinuje Vera a superlog.

Jedná se o nástupce z VERA.

 
může někdo říct, whts nejlépe s ModelSim .... je tcl / tk nejvíce podporované ModelSim nebo whts lepší

thnks

 
Myslím, že systemverilog a SystemC jsou statred být preferovaný v průmyslu

 
Pro mě je synnopsys obvykle používá.Nicméně, dnes mnozí návrháři se snaží nahradit jej SystemC.

 
stále používat VHDL

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Smutný" border="0" />
 
Je pravda, že nejsilnější jazyk je "systemverilog", ale ne většinou používán.

Myslím, že většinou používá jazyk je 'SystemC'

 
hi,
Tcl / Tk není ověření jazyk.
Vera / e / cukru je v současné době jazyk.Další bude SystemC a systemVerilog.
systemVerilog je od vera & superlog.
ale myslím, že SystemC možná víc populární.

 
Specman je mocný, aby auto ověřit nástroje.E je jeho jazyk.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top