Všechny časy jsou v návrhu Modelsim (Xilinx ISE + ModelSim)

[ravics]

1. Existuje způsob, jak znovu načíst návrhu VHDL v Modelsim, aniž by Zpět na ISE pomocí skriptování příkazů v ModelSim? 2. Jaký je postup při sestavování UNISIM a Xilinx Corelib v Modelsim? jsem dostal dopis od jednoho z výukových programů univerzity: Restart a spuštění simulace opět nebude obsahovat žádné změny, které jste provedli ve svém modulu nebo zkušebního přípravku. Chcete-li vidět důsledky těchto změn, v blízkosti ModelSim a spustit simulaci modelu chování procesu znovu ISE. Žádným způsobem ven? Snažil jsem sestavování návrhu. FDO a udělal restart-F, ale žádné změny byly zapracovány.

 

[TrickyDicky]

VCOM / Vlog jsou ModelSim příkazy překompilovat nějaký zdrojový kód. restart bude restart simulace, s kódem recompiled vklady Pokud překompilovat knihovnu, budete muset překompilovat všechny soubory, které používají tuto knihovnu.