V analogovém návrhu IO, rozdíly mezi simulace a měření?

[efficik]

V současné době pracuji na lineární regulátor konstrukce pomocí CMOS technologie. Snažil jsem se získat správné lepení a lepenky odpory a to rozložení simulace obvodu. Ale tam jsou některé rozdíly mezi mé simulaci v kadenci a měření v laboratoři. 1. Výpadek napětí v měření kolem 200mOhm vyšší než v simulaci. 2. Statické zatížení regulace 0 - 1 ma je hodně vysoko v měření, než v simulaci. Ale od 1 mA do 100 mA výsledky odpovídají i>> To znamená, že spojování a lepenky odpory jsem v simulaci by měl být správný. já jsem přemýšlel, jestli je možné, že simulační model nevyjadřuje realitu v křemíku v určitý čas? nebo simulace a měření by měla být 100% stejné, je to jen Problém vlastní chyby měření?

 

[leo_o2]

1. Dropout rozdíl může být způsoben paraiste odporu v rozvržení. Je třeba R-získávání pro post-layout simulace. 2. Regulace zátěže by mohlo být způsobeno některými současnými úniku PCB desce a IC.

 

[dick_freebird]

Jak na nulu v tranzistoru průchodu PMOS regulátor může vyžadovat zábradlí brány. Přitom vás daleko lineární rozsah proudové zrcadlo, v jednoduchém designu, a tak uvidíte, že vrácena zpět na nenulovou offset vstupní a ztráta kvality regulace. Můžete nastavit minimální zatěžovací proud nebo odpor. Nebo byste mohli potřebovat nízké zkrat a spustit výstup více jako třída AB (který může také pomoci se stabilitou při nízkém zatížení, za cenu zbytečně moc a design úsilí / citlivost). Regulace zátěže při vyšších proudech (či výpadku) závisí hodně na právě tam, kde budete mít svůj názor a své referenční země. Chip? Balení příspěvek? Kompletní vzdálená? Stovky a stovky mA Mohmů, zapomenete 10mV přesnost. Jo, je tu možnost, že mírné simulace! = Realita. Nebo tak jsem to slyšel. Ať už je to realita je problém, pochybuji.