v

[amitgvlsijune06]

jak přiblížit proudové v verilog kódování konkrétního architecture.please dát mi nějaký příklad.

 

[vlsi_whiz]

Nejpodstatnější je nejjednodušší potrubí pomocí zámků.Vezměme si ckt s kombinační bloků propojených navzájem .. což je o / p k
1. blok je jako i / p k další a tak on.till dosáhne poslední o / p scéně ..Chcete-li tento plynovod, jsme prostě závora dat mezi každou etapu a používat společné hodiny u těchto zámků.To je nejjednodušší potrubí.

V zpracovatele souvislosti proudové znamená duplikovat základních jednotek,
tj. IF, ID, EX jednotky.Pokud you'r provádí 5 etapy plynovodu, pak u těchto dvou vyhotoveních bloky 5-krát.

Co jsem řekl, je zde jen základy ..existují jiné okolnosti, které mají být postaráno, když proudové.

 

[amitgvlsijune06]

pls rozpracovat je trochu dále ... somecoding s příklady.jsem pochopila, co yu r rčení

 

[poļu]

Můžete mít nezávislé blok kódu pro řekněme 5 etap ur procesor potrubí ...... Když U dát hodiny společné pro všechny tyto jednotky a při výstupu ze jedna jednotka je napojena na tyto jednotky, které se automaticky vytváří ... potrubí .. protože každá jednotka zpracování dat z předchozí jednotky v příštích hodinách cyklu.

 

[sakra]

jeho jako lopaty, jedna vyplnit, vedle vedle sebe vnořovat

 

[shiv_emf]

v DC, u roztočů najít některé zajímavé věci o proudové ...
thr r tři příkazy vztahující se k retiming!
optimize_timing
pipeline_register
register_balance
HAV i na luk do doc pro správné příkazy ..
u HAV v samostatné doc PRODÁNO pro retiming!procházet se
Nůž

 

[klidný]

najdete na webových stránkách kód v opencore

 

[Beowulf]

Umožňuje říci, že máte základní 5 etapa plynovod POKUD ID EX MEM WB:

Teď,
lets říci, máte dvě čísla.na pokyny, které mají být přidány PŘIDAT 05,06 (to je jen pro příklad, jeden z nich musí být rejstříku).Nyní umožňuje podívat se na hodinky:
opcode pro ADD = AB (říct), takže výuka bude vypadat AB 05 06,
lets říci můžeme sehnat všechny tři současně z paměti

Hodiny 1: Je-li
AB 05 06ar načíst z paměti.údajů je nakloněný a poslal do druhé etapy plynovodu
Vzorek číslo:
Vždy @ (posedge sys_clk)
opcode <= AB, (n registry používané)
data1 <= 05; (m registry používané)
data2 <= 06; (m registry používané)Hodiny 2: ID
tady víme, že je instrn PŘIDAT tak jsme jej poslat na ALU která je třetí etapě
Vzorek číslo:

Vždy @ (posedge sys_clk)
ALU_op <= op_code (dekódování probíhá zde = některé kombinační logiky n regs)
ALU_data1 <= data1; (m více regs)
ALU_data2 <= data2; (m více regs)

Hodiny 3: EX
Zde jsou data přidána do ALU.Nyní zde pochopili, že data (05 06) byla k dispozici v první fázi sám (hodiny 1)
Navzdory tomu, že jsme museli projít přes první 2 etapách tak, aby opcode a oba údaje jsou availbale na ALU během 3 hodin.
Jinými slovy tato data prochází potrubím 2 etapách (= další flops / registry)

Teď,
lets říci tebe potřeba výstup na ALU ve fázi 5 (možná předchozí potřeby tohoto pokynu).Takže data mohou být odeslána na scéně 5 přímo.
Není třeba projít přes fázi 4 a 5.To je známé jako forwarding v potrubí.Podrobnosti najdete v počítačové architektury: hardware software přístup Hennessey a Patterson.
Tato skutečnost byla vysvětlena velmi dobře v této knize.

V podstatě každý plynovodním scéně je prostě výstupu z proniknutelný fázi které jsou od sebe odděleny flop.

HTH,
B