vcd problém prosím pomozte

[negreponte]

Jsem pomocí designu analyzer vyřídit můj synthesys skript.
Provedení dej mi dva soubory:
v SDF souboru a verilog souboru.
Dělám náhodné simulace v Modelsim vyrábět vcd souboru.
Pak jsem provést prostřednictvím primární výkon jiný skript, který čte verilog obrázek a vcd
soubor
START spisu
#------------------------------------------------- -------------------------
# Toto je šablona PrimePower TCL obrázek pro VCD / Verilog toku.
# 1.Komentáře jsou označeny s "#".
# 2.Tool výchozí hodnoty jsou uvedeny.Mohou být změněny.
# 3.Uživatelé musí nahradit termín "FILLIN" s odpovídající možnosti
nebo hodnot.
# 4.Odkázat na manuálové stránky pro podrobné informace velení.
#------------------------------------------------- -------------------------
# Sada Hledat Cesta / Library: (může být umístěn v. Pp_synopsys.setup)
#------------------------------------------------- -------------------------
# Soubor search_path / usr/eda/libraries/tsmc013/synopsys
nastavit target_library / usr/eda/libraries/tsmc013/synopsys/typical.db
nastavit link_library / usr/eda/libraries/tsmc013/synopsys/typical.db
#------------------------------------------------- -------------------------
#
Load Design a činnost souboru
#------------------------------------------------- -------------------------
read_verilog-hdl_compiler / home/xxxxxx/Desktop/Synopsys_scripts/sbox1.v
# read_verilog-hdl_compiler / root / our_core / tb.v
current_design sbox
# current_design tb
odkaz
# read_vcd-strip_path tb/mux1inst / root/our_core/mux1.vcd
# read_vcd-strip_path / root / our_core / tb.v / root/our_core/mux1.vcd
read_vcd /
home /*******/ Desktop/Synopsys_scripts/sbox1.vcd
#------------------------------------------------- -------------------------
# Použít výchozí parametry
#------------------------------------------------- -------------------------
nastavit hierarchy_separator /
set_input_transition ,1 [all_inputs]
#------------------------------------------------- -------------------------
# Backannotation: Odkomentujte příkazy, které se vztahují
#------------------------------------------------- -------------------------
# Set_wire_load_model-name FILLIN
# Read_parasitics wire.spef
# Current_instance FILLIN
# Zdroj FILLIN
#------------------------------------------------- -------------------------
# Power Analýza a Waveform Generation
#------------------------------------------------- -------------------------
# set_operating_conditions FILLIN
set_waveform_options-intervalu 1-file vcd-format fsdb
calculate_power-vlnovou
report_power-file-vcd prahu 0-sortby moc
#------------------------------------------------- -------------------------
# Zprávu kapacitní
#------------------------------------------------- -------------------------
# report_wire FILLINKonec souboruKdyž jsem spustit skript přes primepower Mám následující varování

V netXXX nemohou být zahrnuty do vcd soubor (. SIM-220)
asi 300 varování
Snažil jsem se změnit simulace senario, ale musel jsem na několik problémů.
Když vidím buněk tha přispívají na dynamické síly.pouze buňky, které jsou připojeny na výstup obvodu dávají dynamickou sílu.

Nějaké návrhy?
Naposledy upravil negreponte dne
22. března 2008 14:22; editovaný 1 čas celkem

 

[roli]

Simulátor, který používáte?

Pokuste se rozšířit všech autobusech při vytváření VCD spisu, včetně všech úrovních hierarchie.

Například:

1.S Verilog-XL, použijte '-x' možnost rozšířit autobusy

verilog-x <verilog files>

2.S 'ncsim', použijte volbu-expand

ncvlog ...
ncelab-expand ...
ncsim ...

3.S 'ncverilog', použijte ncexpand možnost ncverilog ncexpand ...

 

[kuppam]

Jsem také získali stejný druh problém a já jsem s použitím prime time px nástroj ...

Jsem dostat pod varování když jsem čtení vcd obrázek pro výpočet moc odhad pomocí pt px.

může kdokoli, dejte mi vědět whetehr WWE lze ignorovat tento druh varování, nebo ne

read_vcd-strip_path testbench. / vcd / tb.vcd
Upozornění: VCD záhlaví řádku 158627: nadefinováním SZIF čisté název "CLK"
Upozornění: VCD záhlaví řádku 158628: nadefinováním SZIF čisté název "ADR [17]"
Upozornění: VCD záhlaví řádku 158628: nadefinováním SZIF čisté název "ADR [16]"
Upozornění: VCD záhlaví řádku 158628: nadefinováním SZIF čisté název "adresa [15]"
Upozornění: VCD záhlaví řádku 158628: nadefinováním SZIF čisté název "adresa [14]"

 

[flyjuju2]

Ahoj!

Mám naprosto stejný problém

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Pláč nebo velmi smutný" border="0" />

.Co je příčinou, má za následek, a jak se zbavit těch varování?

Díky za pomoc,

Flyjuju

 

[santhosh007]

Můžete zkusit na VCD výpisem souboru pomocí VCS.Mnohokrát jsem viděl, že ncverilog vcd soubor není rad by Synopsys nářadí, bcoz přístavu definice se liší v jednotlivých nástroj