[Verilog] Jak mohu zahrnout různé soubor ve stejném modulu

[blacksmith_vlsi]

Zdravím všechny,

Zde jsou některé zjednodušené kód na můj dotaz:
/////////
Modul Test ();
...
"Zahrnují" xxx.v "
...
endmodule

Modul top ();
...
test t0 ();
test t1 ();
test T2 ();
...
endmodule
/////////

to, co chci se zeptat, je, že můžeme zahrnout různé soubory v instant t0, t1, t2?
Pokud ano, jak by jsme si stanovili tyto názvy souborů jako parametr definovat?

Díky předem ~!

 

[nand_gates]

Pomocí Pure Verilog nemůžeš udělat, protože čistý Verilog má velmi špatné
předzpracování schopnosti.Můžete hledat síť pro Verilog preprocesorů pokud
Chcete udělat!Nebo pokud chcete používat makro jazyka m4 to udělat!
Tím se přidá další krok k ur Verilog toku viz kód generace!
Doufám, že to pomáhá!

 

[raju3295]

ahoj
mohou u stručně vysvětlit ABT těchto makrojazyk m4 ... iam opravdu slyšení to poprvé

 

[aji_vlsi]

V Verilog modul musí být jednoznačně definovány.Co přesně se liší v celé t0, t1, t2?Můžete komplikované?

Jedním z praktických možností je použít parametry uvnitř modulu test a přepsat je pro různé instanes.

Kód:Modul Test ();

parametr P1 = 4;

počáteční $ display ("Parametr je% d", P1);

endmoduleModul top;

test t0; / / Parametr je 4

test # (10) t1; / / Parametr je 10

test # (100) t2; / / Parametr je 100

endmodule