F
free_electron
Guest
Našel jsem nějaké další témata zde ale neposkytují odpověď.takže: Nejdřív to: já nejsem atlking o / simulátory syntezátory, ale jen holý zdrojový kód editory.
to, co jsem hledal v Verilog editor (i VHDL)
1) - autocompletion Visual Studio stylu.
Kód:
reg [15:0] my_registername;
to, co jsem hledal v Verilog editor (i VHDL)
1) - autocompletion Visual Studio stylu.
Kód:
reg [15:0] my_registername;