Verilog kód syntéza

[rvkei11]

Může někdo říct, dvě rozměrná sada je synthesisable?

 

[amraldo]

Citace:

Syntéza pole typů:

Typický syntezátor podporuje řadu typů 1D & pole pole typu.

Základním prvkem pole, musí být o velikosti 1 bit.

 

[rvkei11]

Myslím, že reg [08:00] pole [8:00] je synthesisable ....To je osmibitového pole element ... Mám pravdu?

 

[amraldo]

Je třeba pole pole typu.
definovat nový typ reg [08:00] pak definují řadu nového typu.
Bude syntetizovat.
-
Amr Ali

 

[rvkei11]

Děkuji vám ... Můžete mi prosím říci, v Verilog reg [08:00] pole [8:00] [08:00] je synthesisable?

 

[amraldo]

synthesizable.

To je 2D pole, nesmí být
syntetizovatelné.synthesizable.

1D pole o něco se určitě
syntetizovatelné.
-
Amr Ali

 

[rberek]

2D pole jsou defintely synthesizeable s firem Synplify Pro kdy syntetizovat do technologií Xilinx.

Například následující řádek:

Kód:logika [(šířka-1): 0] mem_block [(hloubka-1): 0] / * syntézu syn_ramstyle = "block_ram" * /;

 

[rvkei11]

Chci udělat zpracování obrazu, Array [řádek] [col] z 8 bitů pak chtějí zpracovávat matice formátu.Myslíš, že když jsme písemný kód, bude simulovat, ale nebude syntézu ...

 

[kalyansumankv]

2D Array v Xilinx ISE jsou syntetizovatelné ...
yo můžete zkontrolovat ještě programové vybavení Návody připojen spolu s ISE pro referenční