Verilog nebo VHDL

[magnetra]

Který z nich bych se měl naučit, VHDL nebo Verilog?

 

[jelydonut]

No to by nebylo na škodu vědět, jak ..Já osobně perfer Verilog ..ale to je většinou příčinou im líní a neradi typu moc ..

Její více důležité, abyste porozuměli, jaké jsou vaše hdl bude syntetizovat do té doby jen znát jazyk ..

Bez ohledu na to, jaký jazyk si vyberete, nezapomeňte si přečíst "Verilog / VHDL syntéza Primer" jak Bhasker ..Myslím, že ..Také opětovné použití metodiky manuál má několik důležitých kapitol na RTL kódování styl, atd.

jelydonut

 

[magnetra]

Každý dobrý místo na internetu pro začátečníky?

Magnetra

 

[xysafety]

http://www.sunburst-design.com/papers/
http://www.inno-logic.com/education-verilog-synthesis-dft.htm

 

[subgrid]

Verilog je snadné se naučil!

 

[emadi]

Verilog je vyspělejší z VHDL

 

[s2c97]

Tato otázka byla požádána, velmi často v předchozím zaměstnání.Ty by měly hledat, a jsem si jist, že budete mít spoustu hitů na tuto otázku.

 

[z81203]

někdo mi řekl pro ASIC Verilog lepší, pro FPGA zkuste VHDL.ale i jako Verilog.

 

[duet12]

Verilog je více "free-style" a snadnější se učit.VHDL je přísnější jazyk.Verilog je široce používán v Severní Americe, whiel VHDL je více populární v Evropě.

 

[JetSet]

emadi napsal:

Verilog je vyspělejší z VHDL

 

[Manjunatha_hv]

Je to staré téma, nebo debata ... projít THR PRAVIDLA
ftopic98387.htmlPokud se naučíte jeden jazyk, pak ten druhý se stává velmi jednoduché ...

Například pokud se naučíte VHDL, pak je otázka pár dní pochopit Verilog ....

Verilog široce používané v průmyslu, je to velmi silný jazyk pro ověření,
Je snadné se naučit .. pokud víte, C prog ...

Pokud jako VHDL velmi deskriptivní jazyk ..., ale velmi silný pro syntézu obvodů ...--- --- Manju

 

[yangxh]

Možná, že obojí je OK.For mi myslím, že Verilog je snadné učení a pohodlné za pochopení.

 

[sp]

Miluju tohle slov ...

Citace:

Verilog široce používané v průmyslu, je to velmi silný jazyk pro ověření,

Je snadné se naučit .. pokud víte, C prog ...Pokud jako VHDL velmi deskriptivní jazyk ..., ale velmi silný pro syntézu obvodů ...

 

[emi_engr]

Verilog je lepší pro profesionály.

 

[hakeen]

No dvě základní věci:

-Vaše zeměpisná poloha: Jste-li v Americe, měli byste vědět, Verilog je populární tam.Jste-li v Evropě, zde se obvykle dává přednost VHDL.Takže pro práci pohledu, měli byste zvážit tyto skutečnosti.

-Struktura: Verilog vypadá jako základní programovací jazyky (např. Basic, shromáždění atd.).Nicméně, VHDL vypadá vyšší úrovni a snadno pochopitelné vzhledem k jeho úzké strukturu normální mluvený jazyk (např. angličtina).
PS.Tyto myšlenky vypadají jako pošetilé, ale jak jsem přemýšlet o následujících jazycích ...

Ciao

 

[newbiebk]

Myslím si, že by měl studovat VHDL

 

[avimit]

VHDL, pokud chcete vyvíjet hardware.Verilog nemůže dělat velmi jednoduché věci, jako psaní generické funkce.Takže jeho do jisté míry neprospěšný pro RTL.

 

[anan_tv]

Haiii všechny,Dovolte mi připojit se k diskusi o VHDL Vs Verilog.

Zatím jsem zapojen do dvou FPGA a jedna ASIC vzorů (front end)

Citace:

Jeden FPGA & ASIC vzorů v Verilog => velmi snadné psaní & přátelské syntaxi jako C.