Verilog Otázka o citlivosti Vždy seznam

[adamsogood]

Ahoj, může někdo vysvětlit, "*" v citlivosti v následujícím seznamu verilog kód. Co to je? Děkujeme vám. Vždy @ (*) začíná if (! reset) začíná A_r

 

[devas]

Ahoj, vždy (*) je Verilog-2001 syntaxi. To zjednodušuje citlivost seznamu. * Znamená, být citlivý na jakékoli změny hodnoty, které jsou ve skupině. Devas

 

[gmajay123]

Ahoj. Při modelování kombinačních logických musíme zajistit, aby všechny signály, které se objevují na RHS o jakémkoli úkolu, ale musí být přítomný v citlivosti seznamu, tak, že při zadání změny signálu je proveden. Chybějící žádný signál v citlivosti seznamu "může" model západky. Tak, aby se zabránilo syntaktickou chybu chybějícího signálu v seznamu "*" byla přidána do jazyka tak, aby všechny signály přítomné v RHS všech úkolů, se automaticky považují za přítomné v citlivosti seznamu. POZNÁMKA: "=" a ne "

 

[ljxpjpjljx]

* Rozumí jakékoliv změny signálu ve Vašem případě seznamu!

 

[shitansh]

VLSI obvodů metodiky mýtů zbavená: koncepční taxonomie Do Vápnění Xiu To je dobrá kniha pro vaše účely.