Verilog Snížení Operátoři & Logické operátory

[choonlle]

Jaký je rozdíl mezi case1 a case2?

Case1:
if (& [3:0])
b <= 1'b1;Case2:
if (= 4'b1111)
b <= 1'b1;Je to nějaký rozdíl v syntéze ??!!!

 

[jjww110]

Myslím, že to je stejné!

 

[no_mad]

Nazdar,

To je stejné.I've checked v Synopsys dc.

 

[bansalr]

ale žádný z brány, se liší pro oba logiky

 

[mpkp123]

Jsou to stejné a není žádná diference mezi nimi.

 

[Bhav]

viz manuál Verilog IEEE_1364

Citace:

www.edaboard.com/viewtopic.php?p=696311 # 696311

 

[choonlle]

Vzhledem k tomu, modelování chování popis je stejný, je to, že possilble vrata logika bude odlišná.Ale jakých případech by měly být nejlepší?