Verilog testbench pro subjekt VHDL

[yasser_shoukry]

Jak mohu psát zkušební stolici pomocí kódu pro Verilog VHDL design?

Thanks in advance

 

[aji_vlsi]

yasser_shoukry napsal:

Jak mohu psát zkušební stolici pomocí kódu pro Verilog VHDL design?Thanks in advance

 

[yasser_shoukry]

Thanks a lot aji_vlsi, ale co ISE8.1 a ModelSim6.2?Má potřebují také některé další kódy, abyste je práce?

Thanks in advance

 

[aji_vlsi]

yasser_shoukry napsal:

Thanks a lot aji_vlsi, ale co ISE8.1 a ModelSim6.2?
Má potřebují také některé další kódy, abyste je práce?Thanks in advance