Verilog-uzel kapacitní problém

[unluerdincer]

Ahoj, já jsem s použitím Verilog-tvořit tři svorky (3 uzly), přepínač kadence. My Verilog-Soubor generuje správné IV vlastnosti, které očekávám, ale když se snažím, aby simulovaly fan-out (FO) v zařízení, uvědomil jsem si, že Cadence nevystihuje definován bránu kapacitní hodnoty Verilog-A. Aby bylo možné zachytit zpoždění rozdíl mezi FO4 a FO16, musím přidat uzel kapacity na mé Verilog-model. Pokusil jsem se ji definuje jako parametr, ale nemohl, aby to fungovalo v Cadence. Máte nějaké návrhy, jak bych mohl definovat můj brány kapacity v Verilog, takže Cadence zachytit fan-out? Díky

 

[pavel_adameyko]

Dobrý den, unluerdincer Už jste se pokusili udělat něco jako já (net1, NET2)

 

[unluerdincer]

Dobrý den pavel_adameyko, já používám podívat do tabulky definovat můj IV vlastnosti, takže nemám "C" v mé rovnice. Snažil jsem se definuje České geologické služby, jako je tento (* desc = "gate-source kapacitu," Jednotky = "F" *) v reálném ČGS, ale nemohl dělat Cadence simulátoru rozpoznat. Nevím, jiný způsob, jak definovat bránu kapacitní. Máte nějaké návrhy? Díky Dincer

<span style="color: grey;"><span style="font-size: 10px">---------- Příspěvek Přidáno v 09:07 ---------- Předchozí příspěvek byl v 08:53 --- -------</span></span>
Dobrý den pavel_adameyko, já používám podívat do tabulky definovat můj IV vlastnosti, takže nemám "C" v mé rovnice. Snažil jsem se definuje České geologické služby, jako je tento (* desc = "gate-source kapacitu," Jednotky = "F" *) v reálném ČGS, ale nemohl dělat Cadence simulátoru rozpoznat. Nevím, jiný způsob, jak definovat bránu kapacitní. Máte nějaké návrhy? Díky Dincer