N
nag123
Guest
Ahoj všem, jsem nový Verilog. Jsem implementoval mux a testbench v Verilog. Já simulovat design. ale žádný signál, zobrazí se v okně objektu se dívat. Nemohla jsem ani vidět mux komponenty instance. Můžete mi pomoci? Zde je kód modulu MUX (q, IN1, in0, y), výstup Q, vstup IN1, in0, s; drát tmp; přiřadit q = in1 & S | in0 a (s!), Přiřadit tmp = IN1 a s; endmodule modul nahoru, drát q; drát IN1, in0, je, reg in1i, in0i, si, mux mux0 (q (q), IN1 (in1i), in0 (in0i), S (SI). týden.); počáteční začíná in1i = 1'b0; in0i = 1'b1; si = 1'b0, konec vždy začíná # 10 in1i = in1i;! # 50 in0i = in0i;! # 20 Si = si, konec přiřadit IN1 = in1i; přiřadit in0 = in0i, přiřadit si s =; endmodule