Verilog vstup kadence schématu

[dream_taker]

Snažil jsem se zahrnout Verilog kód schematicky v kadenci.Pro ex buňka XOR má schéma a já jsem vytvořil jiný pohled jen funkční a napsal Verilog kódu uvnitř, že textový soubor.Ale když jsem se zachránil Verilog kód, to se objeví chyba - Chyba analýzy na řádku 1.to někdo tušení, co to znamená chybu.

 

[Hughes]

Buď syntaktická chyba, nebo port nesoulad mezi Verilog modulu a schéma.

 

[dream_taker]

Opravil jsem tuto chybu.Musel změnit CDSLIBCHECK byla nastavena na ON a I vypnutý.To je to, co říká, rytmus podporu a jsem schopen zachránit nyní.

Ale někdo mít nějakou představu, co to CDSLIBCHECK dělá?