Verilog while, for je synthesisable??

[ankit12345]

r není ??????

 

[rsrinivas]

Samozřejmě, že jsou-li u nich psát tak, jak by měl být jeden jednoduchý klíč se nezahrnují zpoždění smyčky, jak zpoždění nebude synthesisable

 

[ankit12345]

For (i = 0, i <10, i + +) Myslím, že to funguje ..... kde je to ...... For (i = 0, i

 

[khaila]

[Quote = ankit12345] for (i = 0, i <10, i + +) Myslím, že to funguje ..... kde je to ...... For (i = 0, i

 

[shiv_emf]

Ano! For je syntetizovatelné pouze v případě "k" je konstanta proměnná .. počet by měl být omezen na hodnotu 32 bitů! nebo musí v definované proměnné délky 32bit nebo 64bit při vyhlášení ...

 

[vinod488]

Ano, bude to syntetizovatelné právě tehdy, když "k" by měla být konstantní

 

[raghu_836]

cyklu for a while jsou závislé na typu konstrukce libaraires ur používá k lemu myslím FPGA

 

[anilkumarv]

Je syntetizovatelné, ale to je vždy doporučeno, že smyčky by neměly být použity v RTL kódování. To proto, že spotřebuje mnoho zdrojů (jako oblast atd.atd). Nicméně můžete používat v chování kódování becuse nemáme syntetizovat způsob chování.

 

[vinod488]

V Verilog, syntetizovatelné z cyklu for a while závisí na tom, jaké nástroje používáte. Ale je to lepší Nepoužívejte v RTL, protože odráží replika hardware.

 

[deepu_s_s]

použití smyčky (for a while) spotřebuje hodně hardware a pak vzniká celková frekvence ztráty. proto je vhodné, aby se zabránilo pro smyčky v RTL kódování. a syntéza nástroj hraje mojor roli.

 

[aslijia]

U HDL Verilog, jak jeho název napovídá, je jazyk pro popis obvodu. takže není závislá na syntéze nástroj pro generování vašeho obvodu, než při návrhu obvodu itselfe. jako kód pro (i = 0, i

 

[satya_422]

ve skutečnosti smyčky pro syntetizovatelné proto, že jsme mentionong constat, že je konec smyčky pro (1 = 0; i

 

[verilog_always]

[Quote = anilkumarv] Je syntetizovatelné, ale to je vždy doporučeno, že smyčky by neměly být použity v RTL kódování. To proto, že spotřebuje mnoho zdrojů (jako oblast atd.atd). Nicméně můžete používat v chování kódování becuse nemáme syntetizovat způsob chování. [/Quote] Anil Kumar, může u říct, jak zvýšit zdroje pomocí cyklů podmínky

 

[jchrcpl30]

Jasně člověk musí být opatrný, aby se pro smyčky syntetizovatelné (v podstatě ujistěte se, že ukončení cyklu je nastavena na nějakou konstantu). Já bych se problém, že "by neměly být používány" ... údajně proto, že "konzumují nadměrné oblasti". Mají své místo v zjednodušení kódování. Příkladem by mohl být provedením hran na pole hodnot, např.: integer i; Vždy @ (posedge CLK) začít for (i = 0, i

 

[sumit_techkgp]

Prostá věc je, že pokud jsou u moci, že realizace pak syntézou motor může také myslet

 

[ktsangop]

Mám podobnou otázku pro smyčky. Řekněme, že jsem napsal:

 začít for (i = 0; i

 

[FvM]

To je synthesisable, ale užitečné při používání kódu blokování úkol. To má za následek, kopírování mem [0] mem [1] .. mem [6] a nulování mem [7]. HDL smyčka je nikdy "provádí postupně," je hodnocena, ale postupně provádět paralelně. Použití nonblocking "

 

[linkfox]

[Quote = MKO] Toto je synthesisable, ale užitečné při používání kódu blokování úkol. To má za následek, kopírování mem [0] mem [1] .. mem [6] a nulování mem [7]. HDL smyčka je nikdy "provádí postupně," je hodnocena, ale postupně provádět paralelně. Použití nonblocking "

 

[ktsangop]

OK, takže pochopí, že jen během simulace to bude proveden následně, pokud mohu použít nonblocking úkol. oprava můj kód tak, že přepíše mem [7] má smysl ...

 začne výstupní

 

[pramodm]

smyčky jsou synthesisable se generují prohlášení