VHDL 16-bit stánku algoritmus otázku

[hyonii]

Já jsem cesta dolů začátečník v programování a VHDL prostě nemůže dostat, co se děje s tímto kódem!Chyba msg je "EOF syntaktická chyba", ale nevím.Jak stresující.
Já bych opravdu opravdu opravdu ocenil, kdyby někdo mi může dát ruce s tímto.
prosím pomozte =]

Knihovna IEEE;
použití ieee.std_logic_1164.all;
použití ieee.numeric_std.all;
použití ieee.std_logic_unsigned.all;

subjektu stánku je
port (
reset: v std_logic;
ČLK: v std_logic;
zatížení: v std_logic;
mlpcnd: v std_logic_vector (7 downto 0);
mlplr: v std_logic_vector (7 downto 0);
produkt: z std_logic_vector (15 downto 0)
);
konec subjektu stánek;

Architektura RTL ze stánku je
signálů Q1: st_logic;
signál AC: std_logic_vector (7 downto 0);
signál BR: std_logic_vector (7 downto 0);
signál QR: std_logic_vector (7 downto 0);
signál sc: integer;
začít
Proces (reset, CLK)
variabilní tmp_ac: std_logic_vector (7 downto 0);
začít
if (reset = '0 '), pak
BR <= (ostatní => '0 ');
QR <= (ostatní => '0 ');
ac <= (ostatní => '0 ');
Q1 <= '0 ';
sc <= 8;
výrobku <= (ostatní => '0 ');
elsif (CLK = '1 'a clk'event), pak
if (zatížení = '1 '), pak
br <= mlpcnd;
QR <= mlplr;
ac <= (ostatní => '0 ');
Q1 <= '0 ';
sc <= 8;
výrobku <= (ostatní => '0 ');
jiný
if (sc = 0) pak
výrobku <= AC & QR;
jiný
if (QR (0) = 0 'a q1 = '1'), pak
tmp_ac: = ac br;
elsif (QR (0) = '1 'a q1 = '0'), pak
tmp_ac: = AC nemůže br '1 ';
jiný
tmp_ac: = ac;
end if;
end if;
Q1 <= QR (0);
QR <= tmp_ac (0) & QR (7 downto 1);
ac <= tmp_ac (7) & tmp_ac (7 downto 1);
sc <= SC - 1;
end if;
end if;
ukončení procesu;
konec architektura RTL;

 

[vipinlal]

Aby tyto dvě změny:

(Odstranění numeric_std)
Kód:

Knihovna IEEE;

použití ieee.std_logic_1164.all;

použití ieee.std_logic_unsigned.all;

 

[hyonii]

Díky za komentář!Snažil jsem se, ale stále nebude fungovat.