VHDL automatizované zkušební stolici

[jigjack]

Ahoj všichni,

může mi někdo dát příklad použití jazyka VHDL pro vytvoření plně automatizované testovací prostředí ...protokol, který zahrnuje kontrolu a scorebording ...

Rád bych se dozvědět více o tvorbě stejné pro Verilog.

Díky předem.

 

[aji_vlsi]

jigjack napsal:

Ahoj všichni,může mi někdo dát příklad použití jazyka VHDL pro vytvoření plně automatizované testovací prostředí ...
protokol, který zahrnuje kontrolu a scorebording ...Rád bych se dozvědět více o tvorbě stejné pro Verilog.Díky předem.