VHDL - chybějící componentsafter syntéza

[ramzitligue]

Ahoj, jsem napsal program na VHDL:
subjektu b je
Port (A0: v STD_LOGIC_VECTOR (7 downto 0);
A1: v STD_LOGIC;
s: v STD_LOGIC_VECTOR (7 downto 0));
konce b;

architektura Behaviorální B je

začít
proces (a1)
začít
když a1 = '1 'pak
s <= A0;
jiný
s <= (další => 'Z');
end if;
ukončení procesu;

Behaviorální konce;Pak jsem se chcete připojit výstup "s" složky B se na vstup další složky b1 a tady je program složky b1:
Účetní jednotka B1
Port (en: v STD_LOGIC_VECTOR (7 downto 0);
S1: v STD_LOGIC_VECTOR (7 downto 0));
konec b1;

architektura Behaviorální b1 je

začít
proces (en)
začít
jestli en / = "ZZZZZZZZ", pak
s1 <= en;
jiný
s1 <= (ostatní => 'Z');
end if;
ukončení procesu;

Behaviorální konce;problém, že po syntéze neshledávám složka B1 v RTL schematic.can byste mi pomoci, prosím?

 

[odmocnina]

Je to asi dostat optimalizované pryč, protože to vypadá, že to, co váš kód z čehož vyplývá, je drát.

Máte-li přepsat kód pro B1:

Kód:

architektura Behaviorální b1 je

začítproces (en)

začít

jestli en = "ZZZZZZZZ", pak

s1 <= (ostatní => 'Z'); - v tomto případě s1 == en

jiný

s1 <= en - v tomto případě s1 == en také

end if;

ukončení procesu;Behaviorální konce;

 

[Fvm]

Kromě uvedené propouštění, 'Z' není definována vstupní státu, to je smysluplné pouze pro výstupy.

 

[ramzitligue]

takže nemůžeme udělat test na vstupní en, pokud to má stát, 'Z'? Pokud ne Haw mohu nahradit?

 

[odmocnina]

Přemýšlejte o tom, co se ptáte.Jak fvm uvedeno, 'Z' opravdu má smysl pouze pro výstup.Jedete-li 'Z' na výstupu jste tri-o tom, že výstup.

To znamená, že výstupní rozhraní je vypne.Je to již řízení 1 nebo 0, je to dělá taky ne.Řidič není potápí nebo získávání jakýchkoli aktuální.V ideálním případě bez pull-up nebo Pull-Down rezistor o čisté a absolutně žádný unikající proud, poslední stát, řízený na tuto síť zůstane tam na dobu neurčitou.

V reálném světě,-stát nemůže tri nelze vycítil.Síť je buď 0 nebo 1, nebo má určitou hodnotu mezi Vil Vih, který je opravdu neznámý stav.Pro vstupní hodnoty v tomto rozpětí většina přijímačů bude buď odhalit a 1 nebo 0, ale tyto hodnoty jsou bezvýznamné.

Základ