VHDL kódu (7,4) cyklickým kódem generace

[pardhu]

Ahoj přátelé Jsem pardha saradhi ...... i popraven následující kód, ale chyba je "prefix atributu 'případě musí být statická signálu jméno".Prosím pomozte mi na odstranění tohoto syntaktická chyba .... děkuji uarchitektura Behaviorální cyklického je
signálu k, l, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;

začít
procesu (d, g, hodiny)
Funkce and_2 (I0, I1: std_logic)
return std_logic je
začít
return (I0 a i1);
konec and_2;
Funkce xor_2 (I0, I1: std_logic)
return std_logic je
začít
return (I0 xor i1);
konec xor_2;
Funkce dffp (CLK, I0: std_logic)
return std_logic je
proměnná o: std_logic;
začít

if (clk'event a CLK ='1 '), pak
o: = I0;
jinak o: ='0 ';
end if;
návrat o;
konec dffp;

začít
r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';
pro i ve 3 downto 0 smyčky

r0i <= xor_2 (d (i), r2o);
R0 <= r0o;
r0o <= dffp (hodiny, r0i);
k <= and_2 (g (1), r0i);
r1i <= xor_2 (k, R0);
r1 <= r1o;
r1o <= dffp (hodiny, r1i);
l <= and_2 (g (2), r0i);
r2i <= xor_2 (l, r1);
r2o <= dffp (hodiny, r2i);
konec smyčky;
W (6) <= r0o, V (5) <= r1o; v (4) <= r2o; v (3) <= d (3);
W (2) <= d (2), v (1) <= d (1), v (0) <= d (0);
konci procesu;
Behaviorální konce;

 

[Marcel Majoor]

Chybové vás odkázat na to proto, že používáte jméno 'CLK' místo vašeho signálu name 'hodiny' vašeho procesu 'citlivostní seznam.
Zde je 'syntax kontrolovatelné' verzi kódu (provádění selže).Přidal jsem nějaké signály, takže by mohl sestavit (Předpokládám, že chybějící signály jsou v 'jednotka' vašeho kódu.

Kód:

-------------------------------------------------- --------------------------------

- Společnost:

- Engineer:

--

- Vytvoření Datum: 09:29:54 07.04.2009

- Design Jméno:

- Modul Název: Test - Behaviorální

- Název projektu:

- Cílová zařízení:

- Tool verze:

- Popis:

--

- Závislosti:

--

- Revize:

- Revize 0,01 - Soubor Vytvořeno

- Dodatkového Komentář:

--

-------------------------------------------------- --------------------------------

Knihovna IEEE;

použití IEEE.STD_LOGIC_1164.ALL;

použití IEEE.STD_LOGIC_ARITH.ALL;

použití IEEE.STD_LOGIC_UNSIGNED.ALL;---- Odkomentujte následující knihovny prohlášení, pokud instantiating

---- Žádné Xilinx primitiva v tomto kódu.

- knihovna UNISIM;

- použití UNISIM.VComponents.all;Testovací jednotka je

konci testu;architektura Behaviorální zkoušky jesignálu D: std_logic_vector (3 downto 0);

signálu g: std_logic_vector (2 downto 0);

signálu v: std_logic_vector (6 downto 0);

signálu hodiny: std_logic;signálu k, l, R1, R0, r0i, r0o, r1i, r1o, r2i, r2o: std_logic;začít

procesu (d, g, hodiny)

Funkce and_2 (I0, I1: std_logic) return std_logic je

začít

return (I0 a i1);

konec and_2;Funkce xor_2 (I0, I1: std_logic) return std_logic je

začít

return (I0 xor i1);

konec xor_2;Funkce dffp (CLK, I0: std_logic) return std_logic je

proměnná o: std_logic;

začítif (clock'event a hodiny ='1 '), pak

o: = I0;

jinak o: ='0 ';

end if;

návrat o;

konec dffp;začít

r2o <='0 '; r0i <='0'; r1i <='0 '; r2i <='0'; r0o <='0 '; r1o <='0';

pro i ve 3 downto 0 smyčky

r0i <= xor_2 (d (i), r2o);

R0 <= r0o;

r0o <= dffp (hodiny, r0i);

k <= and_2 (g (1), r0i);

r1i <= xor_2 (k, R0);

r1 <= r1o;

r1o <= dffp (hodiny, r1i);

l <= and_2 (g (2), r0i);

r2i <= xor_2 (l, r1);

r2o <= dffp (hodiny, r2i);

konec smyčky;

W (6) <= r0o, V (5) <= r1o; v (4) <= r2o; v (3) <= d (3);

W (2) <= d (2), v (1) <= d (1), v (0) <= d (0);

konci procesu;Behaviorální konce;