VHDL kódy pochopení problému

[brunokasimin]

Dobrý den,

I Hava modul VHDL s názvem hello_med1.vhd.The kódy jsou tyto:Knihovna IEEE;
použití IEEE.std_logic_1164.all;
použití IEEE.numeric_std.all;

Knihovna ZPU;
použití zpu.zpupkg.all;

subjektu Hello_Med1 je
generické (
WORD_SIZE: přírodní: = 32, - 32 bitů datové cesty
D_CARE_VAL: std_logic: = '0 '; - vyplňte hodnoty, mám lepší výsledky s tím
CLK_FREQ: pozitivní: = 50; - 50 MHz hodiny
BRATE: pozitivní: = 115200, - RS-232 přenosové rychlosti
ADDR_W: přírodní: = 18; - 18 bitů adresní prostor = 256 kB, 128 kB I / O
BRAM_W: přírodní: = 14), - 14 bitů RAM místo = 16 kB
port (
clk_i: v std_logic - CPU hodiny
rst_i: v std_logic - Reset
rs232_tx_o: z std_logic - UART Tx
rs232_rx_i: v std_logic), - UART Rx

konstantní BRD_PB1_I: string: = "D19", - SWITCH8 == S2
konstantní BRD_CLK1_I: string: = "AA12"; - 50 MHz hodiny
- Konstantní BRD_CLK1_I: string: = "AB12", - 40 MHz hodiny
- UART: přímý kabel 1:1
konstantní BRD_TX_O: string: = "L4" - UART 1 (J1) TXD1 DB9 pin 2
konstantní BRD_RX_I: string: = "L3", - UART 1 (J1) RXD1 DB9 pin 3

------------
- Pinout -
------------
atribut LOC: string;
atribut IOSTANDARD: string;
konstantní IOSTD: string: = "LVTTL";

atribut LOC rst_i: signál je BRD_PB1_I;
atribut IOSTANDARD z rst_i: signál je IOSTD;
atribut LOC clk_i: signál je BRD_CLK1_I;
atribut LOC rs232_tx_o: signál je BRD_TX_O;
atribut IOSTANDARD z rs232_tx_o: signál je IOSTD;
atribut LOC rs232_rx_i: signál je BRD_RX_I;
atribut IOSTANDARD z rs232_rx_i: signál je IOSTD;
konec subjektu Hello_Med1;

Architektura FPGA z Hello_Med1 je
složka ZPU_Med1 je
generické (
WORD_SIZE: přírodní: = 32, - 32 bitů datové cesty
D_CARE_VAL: std_logic: = 'X', - výplně hodnoty
CLK_FREQ: pozitivní: = 50; - 50 MHz hodiny
BRATE: pozitivní: = 9600, - RS232 přenosové rychlosti
ADDR_W: přírodní: = 18; - 18 bitů adresní prostor = 256 kB, 128 kB I / O
BRAM_W: přírodní: = 15), - 15 bitů RAM místo = 32 kB
port (
clk_i: v std_logic - CPU hodiny
rst_i: v std_logic - Reset
break_o: z std_logic - Break popraven
dbg_o: z zpu_dbgo_t - Debug info
rs232_tx_o: z std_logic - UART Tx
rs232_rx_i: v std_logic), - UART Rx
konec složka ZPU_Med1;
začít
ZPU: ZPU_Med1
generických map (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, BRATE => BRATE, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
port map (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => Otevřít);
konec architektury FPGA, - Entity: Hello_Med1

Mám další modul VHDL, který volal ZPU_Med1.vhd.Now chcete zahrnout mé předchozí VHDL modul, hello_med1.vhd v mém top-úrovni design entity.Should i patří po mém ZPU_Med1.vhd?To bylo matoucí mě, protože jsem již ZPU_Med1 v mé hello_med1.vhd .. Znamená to, že ZPU_Med1.vhd je vlastně již v mém hello_med1.vhd?

Jakýkoliv pomoci i výrazně appreciate.Thx

S pozdravem,
Bruno

 

[lordsathish]

Ty nemusí zahrnovat ZPU_Med1.vhd ve své vrcholové úrovni modulu.
Ale zatímco kompilaci budete mít všechny kódy pro kompilaci ...