VHDL OTÁZKA Může mi někdo pomoci

[derrick_chi]

Musím vědět, co přesně se stalo s designem tohoto stavového automatu. Potřebuju někoho, aby se podíval, a pomozte mi s tímhle. Účetní jednotka je Test1_Module PORT (clk_count: V STD_LOGIC_VECTOR (7 downto 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC, ld_output, up_down, uzavřená, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT rozsahu celého čísla 0 až 256), konec Test1_Module, architektura Behaviorální z Test1_Module je TYP stav IS (state0, state1, state2, state3, state4), SIGNAL pr_state, nx_state: stát; začít proces (CLK, RST) začít if (prvn = '1 ' ), pak pr_state

 

[lambtron]

Jak se o uvedení některých komentářů do kódu, takže ostatní mohou získat představu o tom, co se snažíte dosáhnout s vaší státní stroj?

 

[bansalr]

Je to dobrý nápad, aby některé poznámky. Několik připomínek. 1. Ve stavu 2 a stav 3 skončil se kontroluje na státní transition.Is to pravda. Zbytek všechny státy mají jeden cyklus. 2. výstupy jsou poháněny combinationally.

 

[dcreddy1980]

[Quote = derrick_chi] Musím vědět, co přesně je špatného na návrhu této státní mašinérii. Potřebuju někoho, aby se podíval, a pomozte mi s tímhle. Účetní jednotka je Test1_Module PORT (clk_count: V STD_LOGIC_VECTOR (7 downto 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC, ld_output, up_down, uzavřená, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT rozsahu celého čísla 0 až 256), konec Test1_Module, architektura Behaviorální z Test1_Module je TYP stav IS (state0, state1, state2, state3, state4), SIGNAL pr_state, nx_state: stát; začít proces (CLK, RST) začít if (prvn = '1 ' ), pak pr_state