VHDL příklady

[gawad]

Vážení,

Já, jsem dokončil studium VHDL, a musím cvičit, a tak jsem třeba několik příkladů není

tak těžké, a také není tak jednoduché, jak fulladder ....

uveďte link

díky za pomoc,

 

[amaccormack]

, Kterým se provádí plnou výbavu ve VHDL chybí bod HDLs ...

<= b c;stejně, zkuste opencores.org: existuje mnoho příkladů VHDL tam.

 

[echo47]

Potřebujete nápady pro malé design projektů?Snažte se myslet na něco zábavnější, možná ve spojení s jedním z vašich koníčků.Snad hudební tónový generátor, nebo digitální stopky pro sportovní události, nebo hru s LED a tlačítky.Ať je to tak jednoduché nebo složité, jak chcete.

 

[au_sun]

hi gawad,
u podívat do této knihy
Designer průvodce VHDL
Peter J. Ashenden,

u got mnoho cvičení, které bude myslet,
to má některé zajímavé cvičení u lze ho využít a zvýšit ur dovednosti ve VHDL,

Existuje také několik univerzitních internetových stránek, které nabízejí kurz ve VHDL,
mají také zveřejněno několik specifikaci pro malé vzory, může u podívat se do ní

ALL THE BEST

 

[sa007jbond]

- Examles z 74xx00

LIBRARY IEEE;
USE ieee.std_logic_1164.ALL;

ENTITY C00 IS
PORT (P1A, P1B, P2A, P2B, P3A, P3B,
P4A, P4B: IN std_logic: = 'U';
P1Y, P2Y, P3Y, P4Y: OUT std_logic);
konec C00;

ARCHITEKTURA Behav NA C00 IS
začít

P1Y <= P1A nand P1B;
P2Y <= P2A nand P2B;
P3Y <= P3A nand P3B;
P4Y <= P4A nand P4B;
Behav konce;Added po 2 minutách:- Examles z 74xx245

LIBRARY IEEE;
USE ieee.std_logic_1164.ALL;

ENTITY C245 IS
PORT (GN, DIR: IN std_logic: = 'U';
A1, A2, A3, A4, A5, A6,
A7, A8, B1, B2, B3, B4,
B5, B6, B7, B8: INOUT std_logic);
konec C245;

ARCHITEKTURA Behav O C245 IS
začít
A1 <= B1, kdy (DIR = '0 'a GN = '0') else 'Z';
A2 <= B2, kdy (DIR = '0 'a GN = '0') else 'Z';
A3 <= B3, kdy (DIR = '0 'a GN = '0') else 'Z';
A4 <= B4, kdy (DIR = '0 'a GN = '0') else 'Z';
A5 <= B5, kdy (DIR = '0 'a GN = '0') else 'Z';
A6 <= B6, kdy (DIR = '0 'a GN = '0') else 'Z';
A7 <= B7, kdy (DIR = '0 'a GN = '0') else 'Z';
A8 <= B8, kdy (DIR = '0 'a GN = '0') else 'Z';
B1 <= A1, kdy (DIR = '1 'a GN = '0') else 'Z';
B2 <= A2-li (DIR = '1 'a GN = '0') else 'Z';
B3 <= A3, kdy (DIR = '1 'a GN = '0') else 'Z';
B4 <= A4 kdy (DIR = '1 'a GN = '0') else 'Z';
B5 <= A5, kdy (DIR = '1 'a GN = '0') else 'Z';
B6 <= A6, kdy (DIR = '1 'a GN = '0') else 'Z';
B7 <= A7, kdy (DIR = '1 'a GN = '0') else 'Z';
B8 <= A8, kdy (DIR = '1 'a GN = '0') else 'Z';
Behav konce;

 

[kang_computer_01]

můžete vidět na http://www.csee.umbc.edu/help/VHDL/samples/samples.shtml