VHDL sram testbench problém ..

[rx78nt1alex]

Píšu testbench pro SRAM, ale našel jsem portu typ mapy v mém testbench, který neodpovídá na sram.vhd, nemám ponětí, jak to napravit ji. Níže jsou konstrukce SRAM a můj testbench design. Mohl by někdo mi dát nějaké tipy, jak napravit svou testbench za účelem testování na sram.vhd? Děkuji ... - Sram.vhd Knihovna IEEE; použití ieee.std_logic_1164.all; použití ieee.numeric_std.all, Entity SRAM1 je Port (clk, CEN, wen: v std_logic; addr: v unsigned (6 downto 0); din: v unsigned (31 downto 0); dout: out unsigned (31 downto 0)); End SRAM1, architektura syn z SRAM1 je typ ram_type je array (127 downto 0) ze dne unsigned (31 downto 0); signál RAM: ram_type: = (ostatní => (ostatní => '0 ')); začíná proces (CLK) začít pokud clk'event a clk = '1' pak pokud stol = '0 ', pak, pokud wen = '0', pak RAM (to_integer (addr))

 

[devas]

Ahoj, použijte názvem asociace v přístavu mapě místo polohové sdružení. Při použití s ​​názvem Sdružení můžete použít konverzní funkce v přístavu mapě převést z unsigned do std_logic_vector a vv devas

 

[rx78nt1alex]

hi, devas jsem použil tuto statment nahradit poziční sdružení, ale complier stále varuje mě "Typy neshodují pro port addr", máte jiný nápad .... děkuji moc! DUT: SRAM1 Port map (clk => clk_i, stol => cen_i, wen => wen_i, addr => addr_i, din => din_i, dout => dout_i);

 

[vipinlal]

 Signál addr_i: std_logic_vector (6 downto 0); signál din_i, dout_i: std_logic_vector (31 downto 0);

deklarovat jako nepodepsané signály. - Vipin http://vhdlguru.blogspot.com/

 

[rx78nt1alex]

Díky vipinlal blog je velmi užitečné! Já jsem teď ještě najít problém. Změnil jsem svůj program níže, ale vygenerována nějakou chybu ... i uploaled obrázek níže .. Ještě jednou díky ... Knihovna IEEE; použití ieee.std_logic_1164.all; použití IEEE.std_logic_arith.all, použití IEEE.STD_LOGIC_UNSIGNED.ALL, použití IEEE.numeric_std.all, jednotka TB_ADDER IS end TB_ADDER, architektura TEST TB_ADDER je součástí SRAM1 je Port (clk, CEN , wen: v std_logic; addr: v neautorizovaném (6 downto 0), DIN: v neautorizovaném (31 downto 0); DOUT: out unsigned (31 downto 0)); End složka, signál clk_i, cen_i, wen_i: std_logic; signál addr_i: unsigned (6 downto 0); signál din_i, dout_i: unsigned (31 downto 0); začít zkoušené zařízení: SRAM1 portu mapu (clk => clk_i, stol => cen_i, wen => wen_i, addr => addr_i, din = > din_i, dout => dout_i); proces začíná clk_i

 

[vipinlal]

 Knihovna IEEE; použití ieee.std_logic_1164.all; použití IEEE.std_logic_arith.all, použití IEEE.STD_LOGIC_UNSIGNED.ALL, použití IEEE.numeric_std.all,

dont použít numeric_std spolu s "std_logic_arith" a "std_logic_unsigned" . Buď použít

 Knihovna IEEE; použití ieee.std_logic_1164.all; použití IEEE.std_logic_arith.all, použití IEEE.STD_LOGIC_UNSIGNED.ALL,

(OR)

 Knihovna IEEE; použití ieee.std_logic_1164.all; použití IEEE.numeric_std.all;

Doporučuji vám jít pro druhé. - Vipin http://vhdlguru.blogspot.com/

 

[rx78nt1alex]

DÍKY vipinlal moc!! ~ Konečně, i dokončil simulace, a zjistil jsem, dělal nějaký neopatrný chybu, takže jsem nemohl simulovat dříve. Ještě jednou díky!! ~