VHDL: std_logic_arith VS.

[omara007]

Ahoj lidičky

Mám zvláštní problém: Stačí, jsem navrhování systému ve VHDL, a já nejsem s použitím zastaralých (std_logic_arith) balík ve všech svých bloků.Současně jsem měl integrovat 3. IP strany, který používá tuto knihovnu.Když jsem instance šetření v mé top-úrovni, na úrovni top-sestavují hladce bez chyb.Ale když přišlo na krok Zpracování (I'm using Cadence NC-VHDL), to mi port typu chybu neshody!..

Bohužel, I'm using (numeric_std), knihovna, která nemůže být prohlášena za současně s (std_logic_arith).Tak, jak to mohu vyřešit tento problém?

 

[FVM]

Datový typ, který způsobuje problém?Pokud je to podepsal / nesignováno, může být porty s rozhraním jako std_logic_vector, používat wrapper.

 

[omara007]

FVM napsal:

Datový typ, který způsobuje problém?
Pokud je to podepsal / nesignováno, může být porty s rozhraním jako std_logic_vector, používat wrapper.