VHDL testbench problém

[calvinngu]

Ahoj,

Může mi někdo říct, jak psát pro testbench hodiny s offset.
Zde je můj zkušební stolici

proces
začít
clk1 <= '1 '; čekat na 10ns;
clk1 <= '0 '; čekat na 10ns;
ukončení procesu;

proces
začít
clk2 <= '0 '; (další signál), čekat na 5ns;
clk2 <= '1 '; (další signál), čekat na 10ns;
clk2 <= '0 '; (další signál), čekat na 10ns;
... Až do 100 000 smyčka.
ukončení procesu;

může někdo dostal způsob, jak psát clk2 jako příliš pneumatiky psát každé změně clk2 a tak, aby kód tak dlouho.

Doufám, že se všichni brzy odpovědět.

Díky.