VHDL vs VERILOG

S

sreejith

Guest
Ahoj přátelé,
HDL, které je dávají přednost společnostem, pro průmyslové aplikace, VHDL nebo VERILOG?
a proč?Nebo je tam žádná taková preference? Prosím odpověď.

Thanks in advance

 
Nazdar
Verilog se používá více než v porovnání s VHDL.
její může být způsobeno následujícími důvody ..
(1) Velmi snadná (konstrukty, jako je C) begineers než VHDL ..
(2) Další dostupné knihovny
(3) Další funkce pro ověřování.

 
Nazdar
V mém místě veiw jako osoba obeznámeni s C programování, Verlilog je lepší než VHDL, ale pro spravedlivé rozhodnutí mezi Verilog a VHDL vyzkoušet následující pdf:Verilog HDL

vs VHDL poprvé uživatel

http://class.ee.iastate.edu/ee465/ee465s02/notes/billfuchs.pdf

zde je závěr tohoto dokumentu:

VHDL byl vyvinut (za
US DOD) poskytnout konzistentní modelování jazyka pro dokumentaci digitálních hardware vzorů.Jazyk nikdy nebyl určen k použití udělat skutečný design.Avšak pro udržení prý konkurenční výhodu, individuální EDA společnosti vyvolal značný vliv, zdroje a dolary donutit jazyk, aby se stal návrh jazyka.Tyto stejné EDA společností svá vlastní semi-unikátní verze jazyka v různých fázích průběhu jeho vývoje.To znamená, VHDL modely, které byly vyvinuty na jednom počítači, nemusí běžet na jiném počítači.Jazyk je těžké se naučit a ještě obtížnější používání.Je nesmírně upovídaný,
a to zejména na úrovni brány, když načasování informací je specifická a značný.VHDL s upovídanosti způsobuje vážné problémy s pamětí, když se snaží simulovat až středně velkých vzorů.ASIC prodejců byly velmi zdráhá poskytnout VHDL brány úrovni knihoven, které obsahují plné časování vzhledem k velikosti modelů a simulací neobvykle dlouhá doba spojená s validující poměrně jednoduchou konstrukci.V framers z VHDL byl dán USA DOD, který nemá žádný hmotný zájem v designu produktivity.VHDL s complexsyntax koliduje s návrhem produktivitu a nenabízí žádnou strategickou výhodu, která by zlepšila kvalitu designu.To zásadně narušuje základní sílu VHDL, produktivita dosaženo pomocí metodiky založené na top-down-design.

Verilog HDL byl vyvinut a bude i nadále vyvíjet na řešení potřeb a komerční aplikace designu komunity, které bylo nejúspěšnější jazyk v použití dnes.Konstrukce obec investovala téměř 20 miliard dolarů v Verilog HDL a související nástroje v průběhu posledních 8 let.Schopnost řešit vyšší úrovně jazykových konstruktů jsou rovněž podporovány v tom jazyce, společně s jeho pevné skále strukturální (brána a přepínač úrovně) silné.Jak dlouho, jak designéry a jejich společnosti mají dostat vysokou kvalitu inovativních produktů na trh v době, kdy citlivý svět, ve kterém jsme všichni soutěží, Verilog HDL bude nadále dominantní řešení.Téměř všechny významné výrobce počítačů, systémů, ASIC a polovodičové výrobce používá Verilog HDL jejich modelování jazyka.

Poprvé HDL uživatele výběru Verilog HDL jako vaše modelování jazyka bude velmi moudré rozhodnutí.To bude znamenat, existuje řada nástrojů dostupných z schematickém vstup do syntézy k simulaci různých cena se pohybuje, a na mnoha platformách od PC na mainframy.Existuje i řada knihoven dostupných z různých zdrojů, které podporují plné načasování modely se všemi nezbytnými zpoždění funkčnosti vyžadované pro splnění vašich kritických designu potřeb.K dispozici je také rozsáhlý zdroj Verilog HDL inženýrství talent, který má zkušenosti s používáním jazyka pro praktické komerční návrhu poskytnout rozhodující pomoc pokud to bude nutné.Existuje mnoho HDLs můžete vybrat z několika, ale pouze ten, který se ukázal znovu a znovu, že to je jen výběr na skutečné vzory.

Doufám, že to pomůže vám.

BR

 
Mnoho společností se nejraději Verilog.

Pouze Scientfic Výzkum společnosti jako ISRO nejraději VHDL.

VHDL není také jednodušší naučit Verilog

Dinesh

 
Verilog je snazší pochopit a používat.Verilog je jazykem volby pro průmyslové aplikace, která je požadována jak simulace a syntéza.Postrádá však konstrukty potřebných pro systém úroveň specifikací.VHDL je složitější,
a tak těžké se naučit a používat.Však nabízí mnohem více flexibility pro kódování stylu a je vhodný pro manipulaci s velmi složité vzory

Pls podívejte se na odkaz na kompletní popis
Verilog VHDL vs: VHDL & & Verilog porovnání kontrastu
Plus vymodelovaný Příklad Písemné ve VHDL, Verilog a C
h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html

 
Mnoho mnohé díky Vám všem za poskytnutí takové dobré odpovědi.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Velmi Happy" border="0" />Jaké jsou dobré a malé projekty, které začátečník, který by mohl dělat nějaké reálném životě využít?

 
Do některých IP v Verilog kódování.tj.Do zpracování obrazu, kompresi těchto směsí

Bude užitečný

Dinesh

 
Můžete udělat podobné filtry FIR, sčítačka, multiplikačnímu, 8085, UART, PCI sběrnice protokol.

-Ruta

 
Pokud vím všechny
americké založené společnosti používat Verilog a všechny evropské společnosti použití VHDL.Podobně jako všechny moudré universited v
USA učit Verilog a evropské Universitied učit VHDL.Rozdíl je založen na comp.a neexistuje žádná moc diffence mezi 2 jazyce.A několik IEEE knihovny jsou potřebné pro VHDL ..ale já jsem osobně neslyšel někdo říká, že r komfortnější kódování buď pouze lang!

Suresh

 
Nedávno jsem pracoval v Evropě pro dvě velké známé polovodičové společnosti.Oba z toho byli pomocí Verilog 2001 a System Verilog.

VHDL se používá především u projektů financovaných vládou a zapadá s navrhli výboru kultury takový projekt, spíše než verilog "šrouby a matice" přístup.VHDL je také vyučoval na několika univerzitách, probabably kvůli vládní financování výzkumu.Avšak jen asi každé společnosti v obchodním sektoru používá verilog.

A nejsou sami kluk ... VHDL je zcela nevhodná JAKO SYSTÉM Modeling Language ...Ty by musely být úplně šílený vyhazovat vaše kopie Matlabu a C ve prospěch VHDL ...Na druhé straně, Verilog nebude předstírat, že je něco není jeho ...Místo filosofie verilog je snadnější kompilaci C spolu s verilog pokud systém úrovni modely jsou potřeba.

To
je důvod, proč se jim říká "Hardware Description Languages" ...VHDL a Verilog mít jen jeden cíl ...popsat a zkušební hardware implementací ...Osobně bych mnohem raději napsat testbench v Verilog VHDL než ..tak v tom smyslu, VHDL úplně selhává jako systém jazyka.Za druhé, když jsem měl navrhnout filtrem, nebo nějaký jiný alogirthm, jsem neměla dělat, že kódování HDL první!které by byly zcela ludicriuos!Ne, naopak, budu na startu MATLABu nebo napsat nějaké c-kód.Takže pojďme
se přestat předstírat, že je systém VHDL jazyk ...jeho ne ...Nikdo nechce, aby model algoritmy s ochromována ADA kompileru, že
to byl upraven tak, aby model hardwarové implementace ..a tak si ještě musíte použít správné nástroje pro práci ....Je přesně ze stejného důvodu, že C dělá špatné hardware popis jazyka ...SystemC někdo?

Pokud je systém VHDL jazyka, pak jsem se tímto prohlašuji, že všichni by měli přestat programování v C a používat pouze VHDL pro všechno!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Úsměv" border="0" />

Takto můžeme mít ovladače VHDL, VHDL GUI to, VHDL Provozní Sytems ...VHDL MATLAB ...VHDL všude ...Dej mi pokoj ...

 
Jak vidím, závěr (h ** p: / / www.angelfire.com/in/rajesh52/verilogvhdl.html) je:
"Volba HDL je zobrazen nesmí být založena na technických schopností, ale na: osobní preference, EDA nástroje dostupnost a obchodní, obchodních a marketingových problémů."
Nemám nic přidávat do.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top