R
richardhit
Guest
Zdravím všechny, jsem projektování 10-bit ADC pipeline s on-chip vzorkovací zesilovače, které pracují na 40MHz s napájení 3V. Nemám kterých je známo, vztah mezi INL a výstup reziduí jednotlivých etap. Například, když jsem simulovat pipeline ADC, což je diferenciální vstup. Pozitivní vstup je 2V, a negativní je 1V, zatímco společný režim napětí 1.5V. Usnesení každé etapy je 2.5bit. Předpokládá se požadavek INL je +-0.3LSB, jak se výkon zbytku každé etapy splnění požadavku INL? Prosím, odpusťte mi nevědomosti. Díky. S pozdravem.