Xilinx Floorplaner a FPGA Editor

[Osbourne]

Ahoj,

Jsem začátečník v designu FPGA.Já jsem v současné době ptal sám sebe, jestli Floorplaner a FPGA Editor je skutečně zapotřebí, aby se design FPGA.Jsou tyto nástroje používá jen zřídka, nebo je tam někdo, kdo je používá ve velké míře?

V jakých situacích se používají?
Mám-li velké design, nemá smysl ručně místo a cesta (tam jsou stovky řádků a compnents v FPGA Editor)?

S pozdravem,
Osbourne

 

[gliss]

Většina lidí, které znám nepoužívají těchto nástrojů velmi mnoho.Ale, jak se dostat FPGA více compolex možná zadní konec a tak podobně floorplanning bude stále běžnější.
Je-li automatické P & R nástroje, realizovat svůj návrh tak, že omezení jsou splněny, pak nevidím žádný důvod k tomu manuální P & R.

 

[Osbourne]

Ahoj,

i když to není moc používán, rád bych se dozvědět, jak by to mohlo být použity.
Jak se mohu naučit, že?Můj návrh je velmi rozsáhlá a tam jsou stovky a stovky řádků umístěných komponent.Neumím si představit, co by se dalo udělat s použitím FPGA Editor, protože nevím, význam každého jednotlivého řádku a umístí složky.

Je zde k dispozici komplexní výuka s příklady?

jde,
Osbourne

 

[echo47]

Jsem nacpal hodně rychle věci do velkých Virtex-II čipy, a já jsem nikdy použity floorplanner.Místo toho jsem zadat místo omezení na můj kritický moduly, aby se zabránilo místo / trasy nářadí z vytvoření velké mísy špaget.S těmito omezeními, místo / cesta skončí rychleji, a čip běží na vyšší MHz.

I použití FPGA Editor často nahlížet do mé rozložení.Chci se ujistit, místo / trasy udělal asi to, co jsem očekával, že dělat.Já také použít k přezkumu nejpomalejší trasy, takže bych se pokusit vymyslet způsob, jak urychlovat.Skoro nikdy použít FPGA Editor pro úpravu cokoliv.

 

[samcheetah]

Slyšel jsem, že jsou-li použity, pokud potřebujete odstranit kritické cesty.Nyní, i přístav se tak velká design, který má kritické cesty, tak jsem havent viděl.

a než echo47 za pěkný tip

 

[echo47]

Zde je rychlovka FPGA Editor tutorial pro kontrolu načasování:
1.Spusťte Editor FPGA a otevřete si NCD soubor.
2.Ve vašem List1 okně zvolte "všechny sítě".
3.Ve vašem List1 okně vyberte všechny sítě (využívání a klepněte na tlačítko Shift-click).
4.Ve vaší nabídce klepněte na Nástroje -> Delay.
5.Ve vašem List1 okně klikněte na "Max Pin Delay", aby třídit tomto sloupci.
6.Přejděte dolů k nalezení nejpomalejší síť.Klikněte na něj upozornit na stopu ve vašem velké okno.Pak zvětšení vidět, proč je to tak pomalé (zřejmě proto, že je to dlouho, nebo high-fanout).