Xilinx Násobič V7.0 otázku

O

Osbourne

Guest
Nazdar,

I'm using the "Násobič Generator V7.0" IP Core pro výpočet kvadratických velikost komplexního čísla a jb, tj. počítám ^ 2 b ^ 2.

Pro výpočet a ^ 2 b ^ 2 používám ze dvou výše zmíněných multiplikátor jádra.Když jsem si simulaci chování je vše v pořádku.

Když jsem simulovat umístěné a vedeny model, výsledek je také v pořádku, ale krátce před správný ^ 2, nebo b ^ 2 je stabilní, tam jsou rychlé změny v hodnotách a ^ 2 b ^ 2.

V čem je problém?

Pozdravy,
Osbourne

 
Coregen výchozím nastavení jsou registrovány a registrované vstup výstup.Změnili jste produkce, které nejsou-registrováni?, Které by způsobovaly kombinatorických kroutí za několik nanosekund.To je normální, protože se díváte na výstupu násobení logiky.

Většinou to nevadí, že používáte jádro.Prostě jsem dal * a b * b a některé registry mi do HDL.

 
Nazdar,

ano, jsem se zaregistroval multiplikátor výstupu.Ale stále mám problém uvedeno.
Viděl jste to taky problém, když používáte Core multiplier?

IP Core používá 18x18 hardware násobitel Virtex II.Použití * a b * b staví kombinatorické multiplikátor, ne?

Díky fro vaši pomoc,

OsbourneAdded po 11 minutách:Mimochodem, mohl byste mi dát malý příklad, jakým způsobem si vytvářejí registry na vstupu a výstupu, jako součást multiplier?

Nejsem zkušený.

Díky

 
Používám také Virtex II.I'm running ISE 6.3i SP3 a Modelsim SE 6.0c.

Ano, * je kombinatorických.Pokud chcete jet rychle, přidat nějaké potrubí registrů, jako je v mém Verilog příkladu níže.PAR říká, že to půjde 171 MHz 2V80-4.I to by mohlo poněkud rychleji pomocí pokročilých umístění omezení.

Kód:

Modul top (clk, y);

vstup clk; / / syntézu atribut období clk "6.0ns";

reg podepsalo [17:0] = 1;

reg podepsalo [35:0] p;

Výstup reg podepsalo [35:0] y;Vždy @ (posedge CLK) begin

<= (, [17] ~ ^ [10]) / / LFSR generátor šumu

p <= * / / ISE využívá multiplikátor je vstupní registr

y <= p; / / ISE využívá čipu IOB rejstříku

konec

endmodule
 
Nazdar,

Díky, jsi velmi užitečné.

Takže, "posedge CLK" vytváří registr?
Používám VHDL a myslím, že lze použít "rising_edge (ČLK)" generovat taktovaný rejstříku, ne?

 
i kluci
I'm using Xilinx 7.1 a nemohu najít coregenerator.
Existuje bezplatná verze, musím to naléhavěji.

čekání Vaši odpověď
Thanx

 
No, krysy.Nemohu kontrolovat Coregen multiplikátor výstup, protože ISE přejmenoval jádra výstup autobusem do bláznivé názvy a smíšené je v asi 500 dalších jmen blázen.Nedokážu říct, co je co.Málokdy jsem si po-cesta simulace, protože je velmi komplikovaný.

Jak dlouho je vaše interval "rychlé změny"?Jestli je to jeden nebo dva nanosekund, pak je to asi jen běžné směrování výchylka z 36 bitové sběrnice.Spustíte-li autobusem přes čip, může zkreslit zvýšení o několik ns.

Nevím VHDL.V Verilog "vždy posedge clk" blok definuje část taktovaný logiky.Můj příklad má tři běžné taktovaný registry:, p, a y.

Dejte si pozor, aby ISE se někdy pohybovat v okolí registry kombinatorické logice.Například, pokud vložíte více pipeline registrů na výstup multiplikátor, ISE, může přesunout jeden nebo dva z nich na vstupní straně na zlepšuje výkon.Někdy ISE pohybuje registry bolet výkon.ISE není perfektní.wwahib2 - Myslím, že ISE vždy obsahuje coregen.Zkuste hledat na pevném disku coregen.exe.Svého adresáře by měly být ve vaší cestě.

 
Interval "rychlé změny" je o 0,55 ns, zatímco hodiny období je o 10,9 ns.To by mělo být žádný problém (snad)?

Ano, já vím, existují tisíce signálů, když jsem simulovat placeed a vedeny model a jsem také často nemohou najít ty, které jsem si zajímat

Mimochodem, jsem také dodržovat "rychlé změny", kdy pomocí metody provádění multiplikátor, tj. psaní * a.Vidíte to taky?

 
Pouze 0,55 ns?To zní jako poměrně malé zpoždění výchylka mezi autobusem signály.Vaše signály asi nebudete příliš daleko cestovat.Každý kousek má poněkud jinou cestou.

Můžete použít FPGA Editor pro zobrazení trasy a načasování.Je to vzdělávací, trochu legrace, a občas zklamáním.V "Seznam" okno, vybrat "Routed síť", zdůraznil signály v autobusu, a klikněte na Nástroje -> Delay.Že vyplní "Max Pin Delay" sloupec s cestou zpožděním.Netuším, proč se tomu říká "pin zpoždění".Můžete také řadit seznam podle sloupce - někdy velmi užitečné.

Ano, nevidím v době změn v mém * přístup.Vypadá to normální.

 
Objevil jsem něco, co (což nechápu:

Když spustím simulaci umístěné a vedeny v designu ISE, dostanu zmíněné "rychlé změny".Ale když jsem konec simulace a restartujte jej v Modelsim "rychlé změny" jsou pryč ??!??Haa

Mohu důvěřovat Modelsim / ISE??Added po 17 minutách:FPGA Editor se zdá být pěkný nástroj.Existuje tutorial k dispozici informace o tomto nástroji.
Chtěla bych se dozvědět více o tom.

 
I don't use projektový manažer, takže nemohu odhadnout, co se děje s vašimi restartuje ModelSim.To nezní jako když chyba ModelSim.Spíš jako něco špatného posílání souborů ModelSim.Což je přesně důvod, proč nepoužívám Project Manager - příliš mnoho skrytých činnost.

Neviděl jsem FPGA Editor tutoriál.Jen ty věci pod "Help".

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top