Z
Zhane
Guest
Jak docílím toho, aby moje spartánský 3e startér palubě vzít vzorek na každých 8NS?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
echo47
Guest
Vám neřekl, co jste odběru, ale můžete si vygenerovat 125 MHz (8NS) hodiny, které instantiating jeden DCM (digitální hodiny manažer) do vašeho HDL a poté nastavit frekvenci syntezátoru (dále CLKFX výstup) znásobit rady 50 MHz hodiny v poměru 5 / 2.
Z
Zhane
Guest
Já jsem se snaží ochutnat LPC sběrnice na PC
Já jsem do této zcela nové a není tak úplně jasné, co říkáte
Jak to udělat?
Já jsem do této zcela nové a není tak úplně jasné, co říkáte
Jak to udělat?
Z
Zhane
Guest
Použil jsem stopování Průvodce zahájit DCM
Když jsem CLK2X_OUT přiřadit k mým OUTCLK port, I couldnt vidět něco, když jsem Simulate IT v Modelsim.Ale když jsem přiřadit CLK0_OUT místo,
vidím vlny ...jsem na správné cestě?
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu
Když jsem CLK2X_OUT přiřadit k mým OUTCLK port, I couldnt vidět něco, když jsem Simulate IT v Modelsim.Ale když jsem přiřadit CLK0_OUT místo,
vidím vlny ...jsem na správné cestě?
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu
E
echo47
Guest
I
don't VHDL číst velmi dobře, ale váš kód vypadá ok.To simuluje pokutu za mnou,
až na zamčené signál.
Pokud máte problémy s uzamčeným vždy nízká, je to známá chyba v ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu
don't VHDL číst velmi dobře, ale váš kód vypadá ok.To simuluje pokutu za mnou,
až na zamčené signál.
Pokud máte problémy s uzamčeným vždy nízká, je to známá chyba v ISE 10.1:
http://www.xilinx.com/support/answers/30812.htm
Omlouváme se, ale musíte přihlásit a prohlížet tuto přílohu
Z
Zhane
Guest
hmm
im pomocí 9.2i
... poté, co mohu dělat mou clk2x_out že zdá se chybí?
im pomocí 9.2i
... poté, co mohu dělat mou clk2x_out že zdá se chybí?
E
echo47
Guest
Já nevím.Možná 9.2i nebo Váš simulátor má chybu.Být jisti, že jste nainstalovali nejnovější aktualizaci Service Pack ISE.Pokud používáte Modelsim, ujistěte se, že používáte verzi, která
je schválena Xilinx (i
když jsem obvykle nemají problémy s použitím různých verzích).
je schválena Xilinx (i
když jsem obvykle nemají problémy s použitím různých verzích).
Z
Zhane
Guest
divný ...
poté, co dělají to několikrát najednou, když jsem pracoval
didnt nic měnitjak to moje CLK
isnt na 50Mhz, když jsem je uvedeno, že je tak?
a jaké jsou hroty před clk2x čtverečních vln?
poté, co dělají to několikrát najednou, když jsem pracoval
didnt nic měnitjak to moje CLK
isnt na 50Mhz, když jsem je uvedeno, že je tak?
a jaké jsou hroty před clk2x čtverečních vln?
E
echo47
Guest
Přerušovaný software.Ó radosti.
Váš čas se zdá být 5 MHz namísto 50 MHz.Nevím proč.Možná vaše main_tbw.tbw soubor, ale nevím, jak jej použít.I generovat hodiny s Verilog testbench.
Před DCM zámky, může výstup glitches a jiné ošklivé pulsů.Pokud způsobí, že vás smutek, číst o DCM
je uzamčeno výstupního signálu a STARTUP_WAIT atribut.
Váš čas se zdá být 5 MHz namísto 50 MHz.Nevím proč.Možná vaše main_tbw.tbw soubor, ale nevím, jak jej použít.I generovat hodiny s Verilog testbench.
Před DCM zámky, může výstup glitches a jiné ošklivé pulsů.Pokud způsobí, že vás smutek, číst o DCM
je uzamčeno výstupního signálu a STARTUP_WAIT atribut.
Z
Zhane
Guest
Změnil jsem některé hodnoty na moje zkušební stolici .. jo a moje stopovaný změnila.Myslím, že je
to důvod.
dík stejně
to důvod.
dík stejně