Xilinx vyrovnání omezovat bidirection port problém!

[yx.yang]

V mém design, tam je PCI jádro, většina z přístavu PCI jsou birectional, tak jsem se použít offset omezí vstup / výstup zpoždění v tomto složení:

# --- Pro vstup směr ----#

NET "TRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "TRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "STOP_N" OFFSET = IN 6,0 ns před "PCLK";
NET "PERR_N" OFFSET = IN 6,0 ns před "PCLK";
NET "PAR" OFFSET = IN 6,0 ns před "PCLK";
NET "DEVSEL_N" OFFSET = IN 6,0 ns před "PCLK";
NET "IRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "FRAME_N" OFFSET = IN 6,0 ns před "PCLK";
NET "AD <?>" OFFSET = IN 6,0 ns před "PCLK";
NET "AD <??>" OFFSET = IN 6,0 ns před" PCLK ";
NET "CBE <?>" OFFSET = IN 6,0 ns před "PCLK";
NET "GNT_N" OFFSET = IN 6,0 ns před "PCLK";
NET "IDSEL" OFFSET = IN 6,0 ns před "PCLK";# --- Pro výstup směr ----#

NET "TRDY_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "STOP_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "PERR_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "PAR" OFFSET = OUT 6,0 ns po "PCLK";
NET "DEVSEL_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "SERR_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "IRDY_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "FRAME_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "AD <?>" Offset = OUT 6,0 ns po "PCLK";
NET "AD <??>" offset = OUT 6,0 ns po" PCLK ";
NET "CBE <?>" Offset = OUT 6,0 ns po "PCLK";
NET "REQ_N" OFFSET = OUT 6,0 ns po "PCLK";
NET "INTR_A" OFFSET = OUT 6,0 ns po "PCLK";

Design může projít přeložit fázi, ale když mapa, na můj návrh bude nějaký obsazeno mnoho plátky (jak PCI blok a blok nemá žádný vztah s PCI funkce), pak plátek zařízení nebude stačit.Ale když nemám nastavit tyto omezuje, nebo jen nastavit

# --- Pro vstup směr ----#

NET "TRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "TRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "STOP_N" OFFSET = IN 6,0 ns před "PCLK";
NET "PERR_N" OFFSET = IN 6,0 ns před "PCLK";
NET "PAR" OFFSET = IN 6,0 ns před "PCLK";
NET "DEVSEL_N" OFFSET = IN 6,0 ns před "PCLK";
NET "IRDY_N" OFFSET = IN 6,0 ns před "PCLK";
NET "FRAME_N" OFFSET = IN 6,0 ns před "PCLK";
NET "AD <?>" OFFSET = IN 6,0 ns před "PCLK";
NET "AD <??>" OFFSET = IN 6,0 ns před" PCLK ";
NET "CBE <?>" OFFSET = IN 6,0 ns před "PCLK";
NET "GNT_N" OFFSET = IN 6,0 ns před "PCLK";
NET "IDSEL" OFFSET = IN 6,0 ns před "PCLK";

Tam bude žádný problém.

Chci vědět, jak se tyto constrans bude mít vliv na mapě pcocess, a jak se mohu omezit vstup / výstup směr birection port.

Díky moc.

 

[yx.yang]

Může někdo dát mi nějaký návrh?