Xilinx zpět anotace

[dynamicdude]

I zpátky annoted mé architektury Virtex zařízení pomocí ModelSim a i simulované zploštělé HDL a sdf file.The výstup uzavřeno počáteční simulaci, ale im jak se moje produkce až po téměř 50 clocks.Why je to tak? Je to chyba? Pokud ano, co je třeba učinit?

 

[Tut]

To může být pravděpodobně způsobeno ROC (Reset na konfiguraci).ROC je přidán
pomocí nástrojů firmy Xilinx V průběhu měření času simulace napodobovat skutečný svět POR (Power On Reset).
Výchozí hodnota je kolem 100 ns.Tato hodnota může být změněna, ale nedoporučuje.
Pro další vysvětlení viz http://www.fpga-faq.org/archives/67750.html # 67770

Doufám, že to pomůže ..

Tut ..