Získat pozitivní vůle pomocí Design překladačů

[tony_taoyh]

Ahoj,

Dobrý den.

Pro syntézu pomocí Design překladač, existuje nějaká možnost
nechat syntézu získat pozitivní malátný?

Například, chci nejhorší ochablé být 0.15 ns,
Jak se dostat na to?

Nepoužívejte prosím "set_clock_uncertainty" kontrolovat.

Díky moc.

 

[honeyxyb]

Můžete vytvářet hodiny se to období kratší než 0.15ns aktuální období.

 

[tony_taoyh]

To je stejné jako set_clock_ncertainty.

V Ambit, je jednou z možností:
do_optimization-stagnací 0,15.

do_optimization = optimalizovat v DC.Díky.

 

[haosg]

set_critical_range 0,15 bude překladač cosider cest, které se stagnací je méně 0,15
jako kritické cesty a udělat více optimalizace.