L
lupineye
Guest
Nazdar!
Jsem self-žák a nováček VHDL.
Mám otázku!prosím někdo odpověď na tuto jednoduchou otázku!
kód je jednoduchý paralelní na sériový převodník.
Když jsem simulovat pod kódem, nevidím "reg" signál. TBW * soubor pomocí testbench tvaru vlny.
Co dělat, když chci zobrazit "reg" signál změny. TBW * souboru.
pouze port signál lze pozorovat po simulace (Jak signál deklarované v oboru architektury nebo jiné?)Thanks in advance.jednotka je paralleltoserial
Port (d: in std_logic_vector (7 downto 0);
clk: in std_logic;
zatížení: v std_logic;
dout: out std_logic);
konec paralleltoserial;
Behaviorální architektura z paralleltoserial je
signálu reg: std_logic_vector (7 downto 0);
začít
process (CLK)
začít
if (clk'event a CLK = '1 ') then
if (load = '1 ') then
reg <= d;
jiné
reg <= reg (6 downto 0) & '0 ';
end if;
end if;
end process;
dout <= reg (7);
konec behaviorial;
Jsem self-žák a nováček VHDL.
Mám otázku!prosím někdo odpověď na tuto jednoduchou otázku!
kód je jednoduchý paralelní na sériový převodník.
Když jsem simulovat pod kódem, nevidím "reg" signál. TBW * soubor pomocí testbench tvaru vlny.
Co dělat, když chci zobrazit "reg" signál změny. TBW * souboru.
pouze port signál lze pozorovat po simulace (Jak signál deklarované v oboru architektury nebo jiné?)Thanks in advance.jednotka je paralleltoserial
Port (d: in std_logic_vector (7 downto 0);
clk: in std_logic;
zatížení: v std_logic;
dout: out std_logic);
konec paralleltoserial;
Behaviorální architektura z paralleltoserial je
signálu reg: std_logic_vector (7 downto 0);
začít
process (CLK)
začít
if (clk'event a CLK = '1 ') then
if (load = '1 ') then
reg <= d;
jiné
reg <= reg (6 downto 0) & '0 ';
end if;
end if;
end process;
dout <= reg (7);
konec behaviorial;