A
asicengineer1
Guest
Zdravím všechny,
I'm facing problem wrt reset v mém návrhu, nebo spíše nedostatek.některých úsecích RTL, které jsou synchronní sekvenční bloky, nemají nastaven na všechny tyto zprávy a upevnit jako chyby.
Ačkoli toto neovlivní můj design v každém případě, neboť regresní prochází se všechny možné kombinace s reset, oni jsou ještě chyby.Nevím, správný RTL metodika nebo přidáním některých omezení v nástroj, se kterým může překonat i tyto chyby.
Může mi někdo pomoci s tímto problémem?
Díky!
I'm facing problem wrt reset v mém návrhu, nebo spíše nedostatek.některých úsecích RTL, které jsou synchronní sekvenční bloky, nemají nastaven na všechny tyto zprávy a upevnit jako chyby.
Ačkoli toto neovlivní můj design v každém případě, neboť regresní prochází se všechny možné kombinace s reset, oni jsou ještě chyby.Nevím, správný RTL metodika nebo přidáním některých omezení v nástroj, se kterým může překonat i tyto chyby.
Může mi někdo pomoci s tímto problémem?
Díky!