zpožďovací linka syntéza

[steven852]

Ahoj,

Chtěl jsem k syntéze zpoždění linky, např. 2ps zpoždění ve standardní knihovně, v mém modulu.Po kompilaci, všechno se zdálo najít kromě toho, že zpožďovací linka nebyla na místě.Žádná chyba byla hlášena.Byl jsem zmatený, proč se neukázal.Tak jsem udělal další velmi jednoduchý modul obsahuje pouze zpožďovací linka, která spojuje vstupní a výstupní.Tam byl ještě bez zpoždění linky layout, ale design překladač vrátil varování říká: "Vstup je přímo připojení k výstupu".

Jak to vysvětlit a jak k syntéze zpoždění linky?

 

[jackson_peng]

použití set_min_delay příkaz přidat omezit na zpoždění cestě;

pro krmiva-througth cestu, použijte set_fix_multiport přidat buffer na feed-přes ..

 

[steven852]

Díky.Pokud používáte set_ * velení v DC, do které generují extra hardware po syntéze?Také chci vědět, proč zpoždění neukázal.Další pomoc je vítána.

Díky