Je nutné resynchronize reset tady?

[jan2008]

v mém design, PLL a hodiny děliče jsou reset rstn, děličem je hodiny připojen k výstupu PLL, clk_a / clk_b / clk_c jsou generovány hodiny dělič.Bych měl použít rstn přímo pro moduly taktované na clk_a / clk_b / clk_c, nebo synchronizaci rstn s clk_a / clk_b / clk_c, vyrábějící rstn_a / rstn_b / rstn_c a využívat je pro moduly taktované o odpovídající hodiny?když by reset resynchronizační být použity?

 

[archillios]

Myslím, že budete potřebovat reset synchronizace.Rstn není zaručeno, že budou synchronizovány s PLL výstup hodiny.

 

[raul_777_h]

Myslím, že problém je v tom, jak šířka rstn plus je.Existuje několik případů:
1.rstn voilated za účelem využití nebo odstranění času.
2.I v případě, reset synchrinized.v případě, že plus je příliš úzká, clk_a / clk_b / clk_a nemůže vzorku to.

Tak, myslím, že byste se měli ujistit, rstn plus je dostatečně široká.