Jednoduché Verilog otázku.

[adgjl40112]

Ahoj kluci, jsem trochu zmatená z toho, je-li to přijatelné pro psaní kódu, jako Verilog

Kód:reg [03:00] z;Vždy @ (z)

začít

if (z == 4'd3)

z = 4'd0;

jiný

z = z;

konec

 

[RBB]

To je přijatelné, i když bych syntetizovat do západky.
U smyčky jsou syntetizovatelné.

 

[adgjl40112]

Thx pro ur odpověď.
Ještě další otázku.Je to neobvyklé, že mám v úmyslu použít zámek v obvodu?Jsem opravdu nedostatek hardware komponent.

Jiná věc je, že jsem použít vícerozměrný pamětí pro něco.
Pro např.
reg [05:00] [00:05] [00:05];
Chci-li pole jakýkoli index J [1] [j]! = 5'b00000, pak výstup 1;
jiný výstup nula.

Jak mohu dosáhnout?