o Gated hodin

O

oliver.nie

Guest
Ahoj, všechny. Rozhodl jsem se použít bránou hodiny na snížení spotřeby energie. Může někdo mi dobře RTL modul pro bránou hodiny? A je něco, co se to týká, při simulaci a syntézu? Díky. Oliver Nie
 
Dobrý den, prosím lze u eloberate jako říct, Wat přesně ur hledají ... Suresh
 
bránou hodiny buňka je zvláštní buňky pro závadu je třeba považovat za makro buňky!
 
Jsem rozdělil mé čipů do několika modulů, a některé moduly budou zastavit vypnout svůj čas. Vím, že času strom spotřebuje hodně energie. A některé dokumenty říkají, že je pomalý pro simulaci řízených hodin design. Nejsem zcela jasně o tom prohlášení. Proč se pomalu? Kromě toho, já používám mentora ModelSim dělat simulace. Tady někdo má zkušenosti? Něco musí být postaráno o řízených hodin design? V průběhu simulace nebo syntézy nebo P & R? Nemám žádné zkušenosti o tom, ani nevím, jak klást otázky. Doufám, že vaše rady. S pozdravem, Oliver.Nie
 
Ahoj, brána hodiny jsou pro snížení dynamické energie. Regrding péče o vtokové CLK 1) Jste si jisti, kdy byste měli brána ex: Neměli byste požadovat subsystémy, když CLK gating je aktivní a není CLK? 2) Je vaše CLK gating je rozdělit CLK? , Pak by se měl starat o fázi signálu CLK vtokových? 3) Na co ještě chcete zapnout / vypnout CLK a jak to bude pokračovat během této doby architektury soc by měla zajistit, žádné očekávání ze stejného modulu. Máte-li jakékoli přerušení chcete pokračovat? Máte-li okrajové req potřebujete obnovit ČLK, nebo ne v těch případech, je váš životopis odhalení této logiky by měly být asynchronní ..... V jednoduchých, CLK gating je v závislosti na architektuře ... Díky a pozdravem yln
 
Dobrý den, yln Díky moc. Váš návrh je užitečné. Tou dobou už chci nějaký modul zastaven nebo obnoveno bránou hodiny, které se řídí nastavením procesoru rejstříku. A myslím, typickou bránou hodiny modul pro tuto práci. Vidět v příloze. Ještě jednou díky. Oliver.Nie
 
Ahoj, viděl jsem vaše implementace je to OK. Ale prosím, starat se o následující body. 1) Pokud chcete zámek data, když vidíte to, co potřebujete, aby se data, kdy clk_en vysoký a ČLK je s hranou pos? pak je třeba vyvážit zpoždění pro cestu clk_en a CLK cestu. Ostatní moudrý existuje možnost, že chybí data za první CLK cylce ... Díky a pozdravem yln
 
Ahoj, Yln. Myslím, že clk_en se synchronním na hraně CLK postive. A já budu věnovat pozornost i první cyklus. Díky za váš návrh. S pozdravem, Oliver.Nie
 
bránou hodin design má nějaký vliv na další: 1. STA, jak pre-a post-STA STA by hodiny tvar vlny nejsou oříznuty brány. 2. Design pro testovací tok, musí být brána řídící signál být regulovatelné v testovacím režimu. 3. další úsilí na vytváření hodiny strom, jsem se rukou zkušenosti o tom.
 
Materiál je reaaly dobrý ... Díky za nahrávání těchto materiálů
 
Děkujeme vám za answer.i myslím, že simulace se dont jít na syntézu řízených hodin.
 
Zde je jednoduchý a spolehlivý hodiny gating schématu. Pouze jedna brána a jeden zámek, a to bude bez problémů. [Url = http://images.elektroda.net/65_1174697517.gif]
65_1174697517_thumb.gif
[/url]
 
Ve skutečnosti můžete mít dva typy vtokových hodin. 1) úrovni modulu CLK vtokových. Stejně jako ten, popsat Oliver zde. ČLK je bránou do config bit u zdroje, a brány ČLK, aby modulem. To je ručně instanci brány. 2) list na úrovni CLK vtokových. To se provádí pomocí nástrojů jako je síla překladač od Synopsys. Založený na logice kužel, bude nástroj odvodit podmínky, za kterých může být flop získat nová data a použít k bráně CLK na flop. To se děje při syntéze a je závislé na styl kódování.
 
V DFT vám dal starat o bránou hodiny tak, aby testovatelnosti ciriuit není složitá
 
[Quote = rakko] Zde je jednoduchý a spolehlivý hodiny gating schématu. Pouze jedna brána a jeden zámek, a to bude bez problémů. [Url = http://images.elektroda.net/65_1174697517.gif]
65_1174697517_thumb.gif
[/url] [/quote] lepší využití nízké úrovni citlivé západka
 
Z důvodů DFT budete chtít, aby hodiny propagovat během testu. Přidal jsem reset a dvou verzích. Jeden k bráně na náběžné hraně a jedno k bráně na sestupné hraně.
 
syntéza nástroj může pomoci u vkládat bránou CLK automaticky, pokud se u moci omezuje
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top