o Gated hodin

[FLEXcertifydll]

Hodiny vtokových je velmi časté. proto, že RTL úrovni popisu je velmi těžké v BE, nastavení a držet a řízených času zkontrolovat. Takže prodejce poskytne ICG buňky pro CTS strom, který může být vyvážený, snadno se načasování uzavření.

 

[roli]

[Quote = FLEXcertifydll] hodiny gating je velmi časté. proto, že RTL úrovni popisu je velmi těžké v BE, nastavení a držet a řízených času zkontrolovat. Takže prodejce poskytne ICG buňky pro CTS strom, který může být vyvážený, snadno se načasování uzavření. [/Quote] Co je to termín "ICG?

 

[packet]

[Quote = beta0] [quote = rakko] Zde je jednoduchý a spolehlivý hodiny gating schématu. Pouze jedna brána a jeden zámek, a to bude bez problémů. [Url = http://images.elektroda.net/65_1174697517.gif]

[/url] [/quote] lepší využití nízké úrovni citlivé zámek [/quote] Proč používat DFF? Myslím, že jak je uvedeno níže ===== verilog kód === Vždy @ (negedge clkin nebo negedge xreset) if (~ xreset) enablereg

 

[sunil_ic]

západka s menší plochu, než flipflop.

 

[hash_delay]

Pokud váš DFFs být dosáhl v oblasti posedge hodin, je nutné vytvořit clock_en signál na hraně, jsem. Takže když jsou hodiny bránou, to se stává na negedge a postaral se o závady a metastability. Základní princip je brána (zakázat), hodiny v 180 ° fázově posunuty hodiny domény cíl hodiny.

 

[Gokulmuthu]

ICG. -? Integrované hodiny Gating buňky

 

[iamaeag]

Pokud DFFs být dosáhl v oblasti posedge hodin, je nutné vytvořit clock_en signál na hraně, jsem. Takže když jsou hodiny bránou, to se stává na negedge a postaral se o závady a metastability. Základní princip je brána (zakázat), hodiny v 180 ° fázově posunuty hodiny domény cílového času.

Ahoj, paket a hash_delay, já jsem také zmatený o tom, proč nepoužívat DFF za bránou hodiny místo D-LATCH . Dokonce jsem věděl, clock_en signál, musí být re-Sync. na negativní hraně hodin. Pořád zajímalo vědět, co je výhoda použití D-LATCH za bránou hodiny. Dole je to, co vím o výhodách západkou na základě vtokových hodin. 1): Západka je menší než DFF. 2): Západka je zpoždění menší než DFF. 3): EDA-nástroj má vestavěný ICG buněk a vestavěné v šachu. atd. .. Děkuju.

 

[kornukhin]

Nemůžete použít DFF na vtokové hodiny, protože to nebude fungovat správně v některých případech.

Řekněme, že TD - doba po pozitivním okraji Clk když En nestabilní. 1. LATCH, Td <T (ČLK) / 2

2. LATCH, TD> T (ČLK) / 2

3. DFF, Td <T (ČLK) / 2

4. DFF, TD> T (ČLK) / 2

V případě, že se přeskočit 4 YOU aktivní hraně Clk. 2. Clk musí být na A, ale v tomto případě bude třetí. yln2k2 již bylo řečeno

Já jsem viděl váš implementace je to OK. Ale prosím, starat se o následující body. 1) Pokud chcete zámek data, když vidíte to, co potřebujete, aby se data, kdy clk_en vysoký a ČLK je s hranou pos? pak je třeba vyvážit zpoždění pro cestu clk_en a CLK cestu. Ostatní moudrý existuje možnost, že chybí data za první CLK ...[/ QUOTE cylce]

 

[lostinxlation]

Otázka použití DFF pro hodiny vtokových je 1. Pokud se DFF v CG je posedge spuštěn, vytvoříte spor mezi ČLK a DFF výstup a může způsobit závada na hodinách strom, když jde CLK_EN 1-0. Low-přes zámek nemá tento problém, protože posedge na hodiny není "spoušť" západku výstup. 2. Pokud se DFF v CG je negedge spuštěn, hodiny umožňují signál má jen polovinu cyklu dosáhnout DFF. Nastavení času může být problém, pokud je cesta hluboko. Málo přes zámek nemá tento problém, protože je můžete půjčit v době od CLK = 0 období.