Proč hodiny mají 50% pracovní cyklus v mnoha provedeních?

[Anjali]

v DSP procesorů loke ADSP2181, bude procesor číst v posedge na hodiny a zápis na negedge na hodiny.tak hodiny na 50% pracovní cyklus je vhodný pro danouPřidáno po 2 minutách:

v DSP procesorů loke ADSP2181, bude procesor číst v posedge na hodiny a zápis na negedge na hodiny.tak hodiny na 50% pracovní cyklus je vhodný pro danou

 

[skladování]

Myslím si také, že amaccormack je správné.clo 50%, je snadno vytvářet a analize.Kromě toho, že design používá pouze jeden okraj hodiny (buď klesající nebo stoupající), pracovní cyklus, není důležité.V opačném případě se musíte ujistit, žádné nastavení / hold je porušen mezi FFS různých stopování hrany.

 

[pozůstalý]

Pokud je to možné, design ve stylu digitální logiky pouze s jedním trigger FF okraj (buď stoupající nebo klesající-hrana) je přednostní pro jednu hodiny-domény synchronní logiky design.To je více robustní a spolehlivé, a nemusíte 2X frekvence PLL.To šetří energii a CTS je také jednodušší pro dubenZvažte latence a propustnost vaší design pečlivě rozhodnout o nejlepším trade-off mezi design, výkon a duben úsilí.

Doufám, že to pomůže

 

[junchaoguo51888]

Myslím, že to může mít lepší nastavení a držet čas